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标题: 【求助】贴片晶体背面能不能走线 [打印本页]

作者: lzscan 时间: 2012-7-3 10:47
标题: 【求助】贴片晶体背面能不能走线
4层电路板，S/G/V/S结构。如果在TOP层放贴片晶体且在TOP层走完晶体的线。
问题是：我可不可以在BOTTOM层贴片晶体的正下方布高速线？

作者: xiaochenchu 时间: 2012-7-3 11:17
你说呢，兄弟

作者: lzscan 时间: 2012-7-3 11:25

xiaochenchu 发表于 2012-7-3 11:17 0 R! S: k; L1 t8 }+ R7 D4 y6 G- \1 D
你说呢，兄弟

我觉得可以，因为中间已经隔了一层地、一层电源了。但是不知道这一层地、一层电源是不是能够真的足够隔离top层和底层。

作者: xiaochenchu 时间: 2012-7-3 11:28
在做pll时，tcxo和vco下面是不可以的，你的晶振是什么用的，mcu配置的还是系统时钟的pll的

作者: sgphoto 时间: 2012-7-3 12:36
一般情况是，能避开就避开。如果实在避不开的话，也是问题不大的，如果频率不是很高的话，例如,20MHz之内。

作者: lzscan 时间: 2012-7-3 13:26

xiaochenchu 发表于 2012-7-3 11:28 ( i7 v+ n0 e" F6 Z3 N
在做pll时，tcxo和vco下面是不可以的，你的晶振是什么用的，mcu配置的还是系统时钟的pll的

系统时钟的。25MHz

作者: xiaochenchu 时间: 2012-7-3 15:19
个人建议避开，是为了节省面积吗？
如果是差分的话，那就没什么问题了，期待别人的回答
最好上图吧

作者: PCBPCBpcb 时间: 2012-7-3 15:28
最好不要让别的讯号走进去哦！我们之前是吃过亏的！

作者: lzscan 时间: 2012-7-3 15:55

xiaochenchu 发表于 2012-7-3 15:19
2 V9 P. b2 a) \4 q$ Q* K2 u个人建议避开，是为了节省面积吗？
& ~- ] x2 u' K, I如果是差分的话，那就没什么问题了，期待别人的回答" n+ C+ t3 F& O" R
最好上图吧

不是差分的线，RGMII的线。算了，我还是不在下面布线吧。只是加长了些线。

作者: lzscan 时间: 2012-7-3 15:57

PCBPCBpcb 发表于 2012-7-3 15:28 V$ E) d# @, Q; _
最好不要让别的讯号走进去哦！我们之前是吃过亏的！

能不能说得详细点？也是用的贴片的？中间都过了2层了还会由影响啊？

作者: hejiabei77 时间: 2012-7-3 15:58
学习了

作者: PCBPCBpcb 时间: 2012-7-3 16:06
是的，贴片，不过插针的一样背面不要走线，对我是4层，中间有GND、PWR层

作者: xiaochenchu 时间: 2012-7-3 17:48
长能长多少啊。。。也就几厘米

作者: nbhand 时间: 2012-7-3 19:39
能走的线就是地线了

作者: hejiabei77 时间: 2012-7-4 08:45
学习了

作者: icebluexiong 时间: 2012-7-9 23:53
最好不要走不过隔了两层问题不会太大

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