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标题: PADS LOGIC的检查问题？ [打印本页]
作者: zhyan1988    时间: 2012-6-11 09:48
标题: PADS LOGIC的检查问题？
PADS LOGIC画完原理图后能不能像LAYOUT那样检查错误？如果有怎样操作呢？
作者: hurry0603037    时间: 2012-6-11 09:53
貌似好像木有啊？
作者: zhyan1988    时间: 2012-6-11 10:00
hurry0603037 发表于 2012-6-11 09:53 % |) |+ @8 U/ z
貌似好像木有啊？
9 a9 k! a% Y0 |9 o2 g- k
- N5 N& w1 r% z4 c' q/ {; M1 y# ]
那你是怎样检查原理图的？
作者: ismyangel    时间: 2012-6-11 10:47
生成网络表，或者直接导进PCB
作者: zhyan1988    时间: 2012-6-11 14:03
ismyangel 发表于 2012-6-11 10:47 ( x$ ]* ?! |5 J
生成网络表，或者直接导进PCB
6 u3 G+ S5 q  \. y: R
大哥，这是意思？1 @8 x) H( v3 y6 F4 g& P
导入PCB如果是错了怎样查呢？
作者: szsunliqian    时间: 2012-6-11 15:01
zhyan1988 发表于 2012-6-11 14:03
  u: s& k) G- h大哥，这是意思？
6 ~) P; s' Y5 D8 L+ |. h6 B导入PCB如果是错了怎样查呢？
# x% G- _' [1 Y: ~
其实，logic是由这个功能的。你直接导网表或者导到PCB时，他会有一个文件显示你的原理图信息，如果你的原理图存在问题，都会在里面提示出来。比如单网络连接的net或是元件等等--
作者: minchaobo    时间: 2012-6-11 17:13
楼上正解
作者: 风风点点    时间: 2012-6-11 17:18
logic 中低级的错误，软件已不允许你做。其它的错误在传到pads 中会有提示。如6楼所述



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