高速信号走线问题

mashimaro2008

大家知道，高速信号线不能走在switching power choke MOS底下。如果中间隔了一层Ground, 可以这样走吗？谢谢

yejialu

不知道你说的中间隔了一层Ground是什么意思。
说一下我的理解吧，希望对你有帮助。
8 z8 D  z$ k- K8 c" y' ^7 {2 @% A目前对信号完整性的考量已经把SI/PI结合在一起去考量了。以前很少去考量信号参考层面的质量，现在对高速信号和一些控制信号都要详细考量它们的参考层面的质量。比如说PCIE/SATA/SAS/USB3.0/DDR3/SMBUS/JTAG等等，不仅要考虑相同层面间布线的线间距，对这些信号的参考层也要关注。例如，如果板子上有开关电源，那么这些开关电源的phase/boot/fet/gate 所接出来的线和shape 都是大的干扰源，不仅同层的线要远离这些干扰源，如果有信号的返回路径正好位于这些干扰源的下方，也要想办法避开。由PI所引起的SI问题很难查找根源。 所以高速信号线及关键信号的走线不仅要关注信号路径，返回路径也是同等重要的，也要给与足够的关注。

qiangqssong

楼上说的有道理！！

yejialu

说的有道理怎么不给我金钱

mashimaro2008

谢谢你的回复
( U7 |" ]# d8 o4 Q: O: S我说的情况是假设6层板：
$ y5 r5 T( t2 |' ^  d1，假如phase/boot在top层，SATA信号在in1层，这两层之间隔着一个GROUND层，这样可以吗？
' o( U- N* ~" F& x% M% B+ B2，假如MOS, Inductor在top层，SATA信号走在in1或者in2或者bottom层，而且是从MOS和Inductor正下方穿过，这样行吗？
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yejialu

回复：
1，SATA信号不要走在phase/boot的正下方，最好相隔１００ｍｉｌ以上就可以。
２，SATA信号走在in1时，不要走在Inductor正下方，其他层可以在正下方。
同时要注意干扰信号上所连接的过孔，也要避开的。

mashimaro2008

不好意思，也许是我没说清楚
. ~3 ]# a; W. y6层板的叠构是Top/GND/in1/in2/VCC/BOT
1，“SATA信号不要走在phase/boot的正下方。。。。”---》即使中间隔着一层Ground层？
2，为什么？其它层离inductor远一点？
7 H0 \  ?1 ?$ k) C; @% M! w
6 |$ b' ]$ @/ X* v# V3 U各位，我想问的重点是
8 _2 h- {! C- y( o' A1，phase/boot/gate是noise源，请问其他地方比如MOS, inductor, PWM IC正下方是不是niose也很大？
2，同层之间高速信号要跟这些noise要保持足够的距离，那如果是不同层呢？尤其是之间隔着一个GND层的时候