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标题: allegro中关于时钟地址数据线的问题 [打印本页]
作者: 美味蔬菜    时间: 2012-4-24 10:15
标题: allegro中关于时钟地址数据线的问题
在布线中分别用到了时钟差分信号 数据总线和地址总线：: \  c/ V0 ]0 c- F& A% L. V0 v
现在要到遇到怎么设置布线长度的问题
$ \6 e/ \8 I) [- K& Z数据线和地址线都是以时钟为基础的吧，假设时钟是1500MILS，那数据线和地址线是应该比他长好呢还是短好呢还是等长？
  c5 s1 Q! T, O5 Y% s0 a4 P
4 f1 x9 @' n( Y# v# h5 I( I- m, F都大概在什么范围呢？
! d6 {( t: |( \; g5 I2 M. t. g: e
作者: tjukb    时间: 2012-4-24 10:35
应该是以时钟为基础，具体操作范围，要查看器件手册，DDR的手册中都有说明的。不是完全相同。( S0 k! F- L% \, R' U% s$ {) y3 u
作者: 美味蔬菜    时间: 2012-4-24 10:54
tjukb 发表于 2012-4-24 10:35
/ |, b: D8 ~  p) A' L" j应该是以时钟为基础，具体操作范围，要查看器件手册，DDR的手册中都有说明的。不是完全相同。
  D! D) i: r+ h7 E" z5 A, f
不是DDR布线的，就是一个DA的配置，里边布线没有特殊说长度关系。
9 c/ j4 r' |* r$ D我是想知道，一般情况下，这三类线有什么关系呢，万一长度是随意的有什么影响的吗
作者: tjukb    时间: 2012-4-24 12:14
DA如果不是高速的话，没啥特别的。高速的话，尽量等长，手册中也有相关的布线要求，或者有评估板可参考。个人觉得没必要太在意等长，关键是数字和模拟信号布线区的隔离，clk时钟信号远离基准和电源就ok啦。
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作者: 美味蔬菜    时间: 2012-4-24 15:00
tjukb 发表于 2012-4-24 12:14
8 r) y/ K2 N, d" q; w) Q9 BDA如果不是高速的话，没啥特别的。高速的话，尽量等长，手册中也有相关的布线要求，或者有评估板可参考。个 ...
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谢谢你的回答{:soso_e100:}
作者: procomm1722    时间: 2012-4-29 15:01
雖然是好幾天前的帖子, 不過看到有誤導的還是應該插一腳
* j; Y9 u9 g' E, P% i' i. N8 N/ L四樓說的觀念並不很正確.
% Y% Y1 W* s% c, L8 v3 h6 p; d是否需要等長? 要看電路設計來決定 , 並不是您認為重要或不重要 , 尤其在高速訊號的設計上.
* A/ b& f1 W5 q$ y) h很多資料線因為要控制在一定的如許誤差時間範圍內到達接收端 , 等長的控制當然非常重要.
6 W3 x9 K1 K" t8 ]高速訊號在意的就是時序上的控制 , 反映到 PCB上就是走線長度的控制.
作者: tjukb    时间: 2012-4-29 20:11
procomm1722 发表于 2012-4-29 15:01
! W0 {- J# |* s" r4 N1 I8 F雖然是好幾天前的帖子, 不過看到有誤導的還是應該插一腳
1 E% F# F0 _$ x8 ]# H四樓說的觀念並不很正確.
  R3 D0 m* |, P  ]; h$ {- @是否需要等長? 要看電路 ...

' D+ J7 @  P/ F3 k) T4 o你说的也很有道理，所以一个好的工程师，就是能够在许多的平衡中找到一个最合适的设计方案。
9 K% D/ p: d4 k! r9 W2 y, @$ v等长固然是好，但是对于低速的ADDA完全没有这个必要，留着精力去做更严格的时序控制和完整性分析岂不更应该。3 @! {' y- y  q5 K: U




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