EDA365电子工程师网

标题: design entry cis 层次设计疑问 [打印本页]

作者: ygsc9988 时间: 2012-4-15 07:42
标题: design entry cis 层次设计疑问
请问，一个模块在整个原理图中重复出现多次，design entry cis 设计原理图时，怎么才能只用画一次就可以了，不是复制这种方法，之前用AD 是repeat（ch，1，X）

作者: Christhenghao 时间: 2012-4-15 21:59
可以把重复的模块做成一个module，这样以后都可以调用了哈

作者: ygsc9988 时间: 2012-4-17 20:45

Christhenghao 发表于 2012-4-15 21:59
" R0 Y: h) O! I* ~可以把重复的模块做成一个module，这样以后都可以调用了哈

谢谢，暂时只能这么做了也还算方便不知道画PCB时可不可以只画一次马上就到PCB了。。。

作者: Christhenghao 时间: 2012-4-29 21:26

ygsc9988 发表于 2012-4-17 20:45
; l; Q1 r/ d4 Y0 j8 o4 |谢谢，暂时只能这么做了也还算方便不知道画PCB时可不可以只画一次马上就到PCB了。。。

可以啊，你把相应的原理图模块也做成PCB模块啥，原理图里面调用了，PCB里面自己出来就是一个module，很方便，但是也会带来很多的问题，主要是关于导入网表后器件飞掉的。

欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/)