EDA365电子工程师网

标题: 如何修改SHAPE与VIA或者pin间距？ [打印本页]

作者: wqphy 时间: 2012-4-9 21:31
标题: 如何修改SHAPE与VIA或者pin间距？
使用环境：allegro16.3
现象：先在规则设置中设置SHAPE和via安全距离为10mil，然后在内电层铺铜（静态铺铜），发现无论如何修改shape和via的数值，铺铜过程中始终报错，而且查看DRC错误，发现铺铜后实际距离为3mil。
问题：如何在铺铜之前修改铺铜和其它器件之间的铺铜距离？

谢谢！请高手赐教

作者: wqphy 时间: 2012-4-10 08:14
求高手解答，没人知道吗？不会吧。还是我描述的不清楚？

作者: ZXCLH 时间: 2012-4-10 08:33
你确定在规则设置中设置SHAPE和via安全距离为10mi吗？最好你把你设置的规则截个图上来。

作者: wqphy 时间: 2012-4-10 09:50
附图，求解答

1.JPG (106.37 KB, 下载次数: 0)

2.JPG (69.69 KB, 下载次数: 1)

作者: niupin 时间: 2012-8-10 14:31
同问，同问

作者: ACTODC 时间: 2012-8-10 14:36
你铺铜的时候先选择动态铜，结束后再把铜改为静态铜，还会出现DRC吗？因为你用的是静态铜，不会自动避让的，所以才报DRC吧，你可以试试。

作者: a20061475 时间: 2012-8-10 14:53
你铺的是静态铜？静态铜不会自己避开的。你换动态

欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/)