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标题: FPGA 电源分割 [打印本页]
作者: lostbooker    时间: 2012-2-22 15:24
标题: FPGA 电源分割
本帖最后由 lostbooker 于 2012-2-22 15:36 编辑 ' t; @9 r% \$ M/ b3 F7 a$ y5 i
/ c) Z+ f  {3 B4 a7 j0 M
万能的eda365，图是我画的一块FPGA芯片的电源分割，整个电路时六层，四层信号，一层地一层电源，所有分割电源的时候很纠结，最后是图中这样的方案，不知道这样分割怎么样，望有经验的前辈们指点一二{:soso_e183:} ，另外我这块板是ccd成像的，地没有做分割，只是把模拟数字元件分开摆放，不知道这样的效果怎么样，多谢多谢
" x, F2 B: F7 y红色的为3.3V数字/VCCIO，橙色为2.5VPLL模拟电源/PLLA，绿色为1.2VPLL数字电源/PLLD，深蓝色为1.2V核心数字电源/VCCINT
作者: bruce8949    时间: 2012-2-22 15:28
地为何部分模拟地和数字地？
作者: lostbooker    时间: 2012-2-22 15:37
bruce8949 发表于 2012-2-22 15:28 6 g0 ]  A# `( k) B
地为何部分模拟地和数字地？
9 L+ n; ?/ \. ^
我修改了一下帖子，下面加上了图注，先谢过
作者: routon    时间: 2012-2-22 17:07
这层是电源平面吧，只要通流量没问题就ok。模拟地、数字地不用分开，器件分开摆、走线不交叉即可。
作者: eeicciee    时间: 2012-2-22 17:32
把BRD文件发上来了吧
作者: chengang0103    时间: 2012-2-22 20:04
PLL电源太散，分多个LC通道供电/ e9 [' H0 Z5 \! E. S6 n5 l
core通道太小了。把3.3去掉些
& s4 w) X( g2 D. o
# l. K3 Q% }( p你的core电压（深蓝色），怎么有这么多个地方用了。不怕其它电路对core电压有影响吗？" s# P$ n3 |% D" z* Z! @$ E
作者: lostbooker    时间: 2012-2-22 21:17
chengang0103 发表于 2012-2-22 20:04 1 E) s6 m3 z( h$ l+ @9 r
PLL电源太散，分多个LC通道供电! [8 a! d$ X! M/ S6 |5 o9 @
core通道太小了。把3.3去掉些
3 R1 L/ ?9 s/ R% Q" C: x( _
core电压就中间那一片，图上的地也是用这个颜色标注的，这是我的brd文件 SCS_LSI.zip (1.06 MB, 下载次数: 144) ，麻烦你给我看看{:soso_e183:}
作者: lostbooker    时间: 2012-2-22 21:19
eeicciee 发表于 2012-2-22 17:32 5 Z% u) B  y4 x2 V# L. T
把BRD文件发上来了吧
' R0 q0 F0 B0 W2 r. g9 `
SCS_LSI.zip (1.06 MB, 下载次数: 94) ，兄弟，麻烦看一下电源和地或者其他的，多谢多谢
作者: eeicciee    时间: 2012-2-22 21:46
本帖最后由 eeicciee 于 2012-2-22 21:50 编辑
- b- H% n; o+ r7 D1 I+ S
, q, p' q$ C6 Z" x2 b6 y% f第一层跨分割了。LZ，一个网络叫"0",另一个网络叫"gnd"。看了电源层，LZ跨分割太勇敢了。应该好好学习一下高速PCB设计。加油哦

2012-02-22_214657.jpg (63.87 KB, 下载次数: 1)

2012-02-22_214657.jpg
作者: rx_78gp02a    时间: 2012-2-23 00:04
没有一个完整的参考平面，蛇形线的饶法太BT,你的地平面最好不要分割，铜皮和线的距离是4mil，最小过孔是8mil，已经使用了普通工艺的极限值，走线却是6mil~8mil，如果线细些能更好走，起码可以把部分区域布线层缩减为3个
作者: wangjing    时间: 2012-2-23 09:54
1.个人建议bottom层bga的去耦电容可以放在bga下面，靠近管脚。这样不仅效果好，而且bottom外圈可以多走些线，甚至可以省下一层信号层。通过信号层走些电源过渡也是可以的。
  @& h( o( T, o! J5 n0 t; J2.左上角电源部分最好铺铜，尤其电源进入部分，不知道你板子的电流多大，走的太细了。2 F3 T' e1 {& ~, t% e
3.L7电感的下面不要走线，更不要从里面穿线。
. _3 q# W" {9 F0 A; G) ?4.L9那是什么电感，感觉封装怪怪的，核对一下器件资料。" {+ f4 v( c+ A3 ?8 H5 a
5.U16和去耦电容连接，完全都可以省去一个孔，没必要都打两个。从芯片连到电容上，从电容拉线打孔。
# i/ O* ~( t2 |! S6.top层有些蛇形线距离太近了。3w原则。+ }- M* ?8 X+ \: R! }$ Y; m
7.bga的E6，E5那几个脚，不要用一个过孔。这么多脚打一个孔会有问题。。。还有下半部分的。
. C3 j% d' G0 V2 D7 l% ?9 ]% y( l4 b4 O7 ~7 e8.晶振下面不要穿线最好，能避免的就拉一下。
# [2 e/ p+ ~& D9 a- R1 J9.VCC2V5到连接器，既然走12mil就没必要打那么多孔。3 h: C7 e; Z& i2 i! B7 h% p
  R4 T' D/ j: s* ~! B$ O
作者: chengang0103    时间: 2012-2-23 21:17
lostbooker 发表于 2012-2-22 21:17   A" J# F' _5 |
core电压就中间那一片，图上的地也是用这个颜色标注的，这是我的brd文件，麻烦你给我看看

' M% r- F4 M" X8 q" W: t1: 基本本上，输入Ac电源，不会用这样的输入端子吧，输入直流的话，就不要那个整流电路了吧。（不解）
+ x/ j0 c/ u8 v! l4 f* o+ v  o建议Sw1放在整流前端，整流后电容多加几颗，input电源线宽加宽。（基本没看到你这样的输入电源处理方法，这样的板子电源稳定要主了。要不外加笔记本类电源，要不在这板子上加个电源模块，这个板子够大了。）
, c$ G0 E" l! g* Q2：CCD基准电压建议离CCD电路近一点。& d2 G" \, @5 f1 C/ M1 r
3：U9 U10电路看一下芯片datasheet。你把FB管脚当output了。这地方要重新布局。电源电路的input太细太细了。  H5 G3 r: B# V. M' o% v
4：你的电源整个集中在左上角，这个地方的发热量太大了。我认为不合理。建议打散放置（原则：前端input可以远，后端output必需近）。
! ]% p) G" T/ o! P* J' Y/ T* o/ j5:FPGA的PLL电源地不要单独隔出来吧。我altera， xilinx的都做过，都是用一个地。
, \5 o1 l+ P! k' _) N+ j况且,你的PLLA_2V5用了两种地。（不解）' \( u; d* Z. A$ z* O
最好的办法是PLL每一路都单独电路供电。但你这里好像不好处理。$ x" H1 ]" m) g) Y1 I8 r6 `
6：U15的信号全都在FPGA左边，U15就放在FPGA正左边不正好吗？ 线长要短，就算要绕线，也会轻松很多了。
0 ~) ^% z1 E. p1 z6 @; n' M好好调一下线，说不定可以只用一个内层就可以把线出来了。( Z* D; b. F- |0 y2 A
/ {/ v+ t) A7 b8 d0 O
7：U2尽量在与FPGA和CCD都近的地方。电源隔离了，但是地没有隔离。建议U2那组数据线尽量有内层。CCD input信号尽量处理好一些。
- H2 F% h& X, L( w( ^8：你的U18 high speed DAC地没有隔离，感觉不好。
/ t1 Z- E% K+ n9：FPGA的电源PIN必需1PIN/1VIA。做不到时，必需才可改成尽量。FPGA 滤波电容尽量放PIN根前。有些可以放FPGA背面。有电源比那远端更好作用。
) }6 @# m7 J+ J* K4 [10：晶振你既然电源都隔离了，为什么还把信号线给走进去了。9 f0 }* [/ G8 R2 V
11：发光二板管的封装最好做出正负极标识出来。! n# D& c0 h1 i7 u- Z1 e
12：你这板子如果做波峰焊，背面SMD离插件要远一些（5MM）6 x+ U9 R% G) {
13：SDRAM线要成组的走（走在同一层）。
# J6 N& A$ R& f7 L( O14：再好好做下电源层的分割，尽量做到信号有完整顺畅的回路。& X% ^1 J1 j% s( K
15：CLK要与其它线远一些啊。: h8 A0 ?, E" ^, o
16:电源线要粗的地方，不要嫌粗。地也一样。4 A& o. \) Y7 l4 Z4 F% I9 J
17：把线拉直一下，板子就会好看好多。- d3 }2 K: j1 I# i* r
18：等长规则，允许的误差有点大。特别是SDRAM那里。
- O3 }! K7 {  C& h! q; s
( Y+ @- f0 l1 f8 `; Z) Z' [/ Y% N如有不对的地方，还请指正。& o8 {' n5 r! F* E& S
作者: lostbooker    时间: 2012-2-24 10:04
chengang0103 发表于 2012-2-23 21:17 + b$ t/ [6 a1 e: V
1: 基本本上，输入Ac电源，不会用这样的输入端子吧，输入直流的话，就不要那个整流电路了吧。（不解）
& q- E. d. f7 W$ w2 H, i# M建 ...
+ L- e* y& t" G6 p" t" \
谢谢，非常感谢，这是我第一次画FPGA的板子，我还有个问题，就是同组数据要在一个层里走的话，就要在相邻的bank出线，这样子不知道好不好。
作者: lostbooker    时间: 2012-3-3 17:06
chengang0103 发表于 2012-2-23 21:17
! k4 ^" _/ D# o, C5 `1: 基本本上，输入Ac电源，不会用这样的输入端子吧，输入直流的话，就不要那个整流电路了吧。（不解）
1 z! q9 T2 h6 t0 c建 ...

( T" }; b! y, x2 n+ o大哥，根据你的一些 建议，我修改了一下我的板子，如果你有时间，麻烦帮我看看，感激不尽~ SCS_LSI_1.zip (987.1 KB, 下载次数: 1)
作者: chengang0103    时间: 2012-3-3 23:35
lostbooker 发表于 2012-3-3 17:06 8 {( }! ^1 A: Y) Y; s
大哥，根据你的一些 建议，我修改了一下我的板子，如果你有时间，麻烦帮我看看，感激不尽~

3 c1 I/ o( b! p: t1 b2 I6 ]; M6 i不要太相信我的观点，每个人知识面都不一样，我的观点是建立在我所掌握的知识体系上。$ {; z6 Y: O5 H- z
) z* U0 M  ]" m4 w2 {- u9 e
好的方面就不说了。说下我认为还可以改进的地方。谢谢您对我的信任。不对之处，请指点。
" ?7 z( N' b! I$ s$ E  f' Y/ `! C; v5 U: R# o; J
1：电源，处理不理想，有这么大空间，完全可以处理的更合理。4 o) r0 m) j% L1 w; I
   e.g: 你3.3V输出那么多孔，那前端输入就两孔。
8 b/ |! h7 `  O9 G3 P' Q, L# |   说实话，从上版到这一版，是有改进，但我不知，是你这行业都是这样处理的，还是什么。所以具体的我也说不上，看自己把握吧。2 S+ `2 m) f$ {" Q
   还有，不知你是否依据公板来做。我的建议，不要迷信公板的处理。
5 Z+ X7 ?% n8 @6 l: R2：绕线，同网络间距有点小。
# S5 e9 b1 m" i# I* W! L3：你喜欢打过孔在焊盘边上。
4 T$ q, L6 Q" }" K2 {1 `6 {4：电源并不一定全集中在POWER层。你现在的这样做法，让一些信号回路间断（也就是跨岛）。有些电源可以放到信号层去。
. c' `- Q5 G) u6 F" J+ Q. G   电源铜皮有些地方有瓶颈。最严重的是，那个vcc1v2。/ v6 T5 W( y3 m/ i$ T9 W* h
5：线还可以优化的合理些。参考些电脑主板上的走线方法。
作者: as682939750    时间: 2012-3-4 21:28
你的第四层从FPGA出来的线跨的太猛，如果速率高点，这些线想过EMC估计不太可能，你的绕线也难看无所谓，但间距拉的太小，一般绕线采用3W，你1W都没有达到。这样线的自身干扰太大，不得EMC。电源部分处理比较乱，而且不是很正确，有空多看看高速PCB的处理方式。呵呵~以上是本人的一点小建议，你选择性的修改下。
作者: yidanshuxuexi    时间: 2012-3-4 22:27
作者: lostbooker    时间: 2012-3-5 11:00
as682939750 发表于 2012-3-4 21:28
, w/ A7 @% F7 D# C% z# F& |你的第四层从FPGA出来的线跨的太猛，如果速率高点，这些线想过EMC估计不太可能，你的绕线也难看无所谓，但间 ...
3 H; P, }" s9 H5 Q  s7 |% I
ok,谢谢，我再好好学习一下



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