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标题: cadence好难啊 [打印本页]

作者: airsmiler 时间: 2011-8-29 21:43
标题: cadence好难啊
才学cadence，原理图的层次化设计不会啊，转网表转几次都出错了

作者: cduestc 时间: 2011-8-29 21:58
cadence的网表是很规范的，必须所有的原件都有封装才可以。而且必须DRC通过。

作者: jesseliu 时间: 2011-9-1 17:09
多玩几次就会了

作者: rx_78gp02a 时间: 2011-9-1 18:22
就一层薄薄的窗户纸！

作者: wangxs_song 时间: 2011-9-1 20:35
1. 所有器件必须有封装名，和位号。
2. 位号无重复， value无异常字符。
3. 新建的器件pin与PCB库中的pin名一致，SCH 的pin名无异常字符，注意GND，POWER管脚和普通管脚的属性定义。

这样就完了。没啥奥秘！

作者: wanghanq 时间: 2011-9-1 21:08

rx_78gp02a 发表于 2011-9-1 18:22 . i1 U3 G, H F$ X# P
就一层薄薄的窗户纸！

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作者: sharpcolin 时间: 2011-9-2 14:33
难的才有技术

作者: chende815 时间: 2011-9-2 16:59
我也正在学习，感觉原理图的错误没有定位功能，不是很好啊！

作者: rx_78gp02a 时间: 2011-9-2 17:20

chende815 发表于 2011-9-2 16:59 5 a9 N% p5 q0 ?4 c% ?; k
我也正在学习，感觉原理图的错误没有定位功能，不是很好啊！

原理图有错误定位功能的！editor——>browser——>drc mark，前提是你要运行一次design rule check，concept hdl这点就做的非常好，运行DRC后直接有个浏览框，并且规则做得比orcad复杂的多

作者: chende815 时间: 2011-9-3 12:44

rx_78gp02a 发表于 2011-9-2 17:20 0 `( {% o# s) ]1 P: @
原理图有错误定位功能的！editor——>browser——>drc mark，前提是你要运行一次design rule check，conc ...

谢谢指点，没找到这个功能，只在下面的消息窗口看到错误，一个个找半天。

作者: longzhiming 时间: 2011-9-3 12:53
本帖最后由 longzhiming 于 2011-9-3 12:54 编辑

rx_78gp02a 发表于 2011-9-2 17:20
; h8 z9 V# i) P3 U原理图有错误定位功能的！editor——>browser——>drc mark，前提是你要运行一次design rule check，conc ...

人家说的就是orcad你说到哪去了?

作者: liuping 时间: 2011-9-3 12:58
支持下

作者: 冰猴 时间: 2011-9-4 11:22
我也在学习，真的很难，有没有做过数、模混合电路仿真的啊？数字部分是用VHDL实现的，数字、模拟电路能不能在一个界面仿真啊？

作者: airsmiler 时间: 2011-9-9 10:06

冰猴发表于 2011-9-4 11:22
1 I& z# L; B: j$ a0 f# r我也在学习，真的很难，有没有做过数、模混合电路仿真的啊？数字部分是用VHDL实现的，数字、模拟电路能不能 ...

做啊，才上手导师就让画8层板，有一个Virtex_5的FPGA，4个专用ASIC

作者: panjuan 时间: 2011-9-9 10:11

airsmiler 发表于 2011-9-9 10:06
) @2 ^9 z; b5 b& |! j3 U+ o* Q做啊，才上手导师就让画8层板，有一个Virtex_5的FPGA，4个专用ASIC

加油啊，赫赫，以后就会好的呵呵！

作者: suiwinder 时间: 2011-9-9 10:13
这个不怎么深入啊?

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