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标题:
intel的ixp435外挂4片ddr2颗粒
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作者:
guyun236
时间:
2008-6-10 19:12
标题:
intel的ixp435外挂4片ddr2颗粒
我最近刚做了一块pcb板,cpu用intel的ixp435,外挂4个512M的ddr2颗粒,颗粒用的micron的芯片,位宽为16bit,速率400M,时钟200M.cpu接口位宽为32bit,两个cs,两组clk。布局为两两上下重叠放置,data pin 可以直接拉通。pcb走线,因为我的空间较小,第一次做ddr2的布线,所以地址线的远端星形拓扑做的不是很等长,左边的2个芯片和右边的两个芯片相差200~300mil左右。我的规则设置是:data dm dqs 8位等长,正负50mil的误差,组与组为200mil的误差;地址线和控制线为每个芯片等长,200mil的误差,组与组直接400mil的误差;两组clk等长,误差为10mil,组与组之间50mil的误差。我最不放心的是dqs和clk之间有近1500mil的误差,因为我的clk是与控制线,地址线做等长的。
M3 z' e7 H/ h
请教各位兄弟,我这块板子能跑通吗》?请各位兄弟指教
作者:
guyun236
时间:
2008-6-11 12:09
哦,好可怜呀,没有人回复
作者:
lzming
时间:
2008-6-13 08:44
呵呵,个人认为你的CLK应该和数据线组等长,能不能跑通需要根据时钟频率来计算了,而且还和其它很多因素有关。DDR2布线规则的资料很多,建议你到freescale公司网站看一下MPC85XX的资料文档,里面有一个关于DDR2的布线规则,可能对你比较有参考价值!
作者:
guyun236
时间:
2008-6-13 16:35
给大家看一下cpu的ddr2 时序要求:
3 V# F" x" w* \! u- ~: V, S
Signal Group Absolute Minimum Length Absolute Maximum Length
2 K7 B, v* V; Y; o( l- R6 a; Q( p, P
Control to Clock Clock – 600 ps Clock + 600 ps
% x. W0 W* y4 A
Command to Clock Clock – 600 ps Clock + 600 ps
4 L, p8 o( B& c
Data to Strobe Strobe – 250 ps Strobe + 250 ps
% A% o4 K# N( f* d$ b
Strobe to Clock Clock – 475 ps Clock + 875 ps
8 M$ V- \! R- E
) t6 u3 u- ?1 E7 _( I
这个是cpu的Hardware Design Guidelines上面说的,我的布线满足以上要求,
2 E0 R' }4 x! |; L
但是我没有micron的ddr2硬件设计要求,有个文档但是上面讲的是DIMM的布线,要求相当严格,
( m- \0 U7 c9 |
有哪位兄弟有micron的颗粒设计文档请发给我,小弟万分感激!!!
. X' p+ Q6 b5 B Q, B1 Q }$ o9 B
我的e mail:
guyun236@126.com
+ Z7 \+ m9 p9 ^- H
- I) _! y. J3 |) A: [8 J# L' J% P0 O
还有请兄弟们帮我评审一下板子呀,能不能通呀,我心的确实没底!!!
作者:
cjf
时间:
2008-6-19 15:07
提示:
作者被禁止或删除 内容自动屏蔽
作者:
HCJ123
时间:
2008-7-11 22:19
标题:
发上来看看
学习一下
作者:
routon
时间:
2012-2-6 09:22
micron的ddr2硬件设计要求 到micron网站上去找。
作者:
dzwinner
时间:
2012-2-8 10:01
我想问下,你的作品呢?发来给我们学习学习啊!
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