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标题: Allegro 覆铜求助 [打印本页]
作者: zfc1893    时间: 2011-7-27 17:00
标题: Allegro 覆铜求助
请问一下,Allegro能不能实现如图所示的覆铜方式,就是同覆铜只在元件脚处连接,在PCB走线处自动避开.
- v( a, D( ]5 A9 U6 y( M$ t模拟电路需要单点接地,Allegro默认的是同网络名自动覆盖,这样原来设计好的单点接地走线又全连到一块了.
5 P& K6 S2 |" `2 ^# E+ r+ F4 W6 w
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作者: longzhiming    时间: 2011-7-27 19:00
本帖最后由 longzhiming 于 2011-7-27 19:02 编辑
+ d6 |8 h1 h. y7 ]8 r2 I* ?* ^) h2 \4 W2 D' X" g3 q" v
变静态铜修改,如需要再变回动态铜. 也就是覆铜时不指定网络.
作者: zfc1893    时间: 2011-7-27 19:48
谢谢楼主的,我刚接触这个软件,请问如何修改Shape的电气属性?
8 k2 t% l+ b0 b/ h+ f就是原来是连接到GND,如何改成连接到VCC?
作者: wangxs_song    时间: 2011-7-27 20:54
longzhiming 发表于 2011-7-27 19:00
4 R; K1 Y/ ]) E/ S: m变静态铜修改,如需要再变回动态铜. 也就是覆铜时不指定网络.

( s' n5 N) z* A; Z% G还可以通过CES把相同网络的line-to-spape的间距从0mil改为8mil。
* O* T. K, y1 V这样就不用去改静态或动态了。
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