在candence中，装配层是什么意思？（大家一起来讨论下）

ai小叶

    candence画原件，一定要规定其装配区，也就是Assembly_Top这一层画一个不带电器连接的框，我看有的是将线画在了焊盘与阻焊层得两个线之间了，因为我还没有画电路板，不太清楚转配层对于这个电路板意味着什么？比如在私印层画的框，就是电路板的那个白色的框区，标示用。
  我想的问的问题有这么几个：
   1.Assembly这层线的意思；
) G. W6 N+ M6 ~0 E- l4 Z; P   2.画这层线是一定要画在焊盘和阻焊层之间吗？（我感觉是由第一个问题决定的）
# U0 k: V0 J$ F" f+ Q' b- ?4 i   有了解的高手，希望您不吝赐教，要是大家有自己的想法，一定要踊跃发言，大家一起研究研究
   小弟在这里有礼了！！！

ai小叶

mu you ren ma

zengeronline

我就觉得这个层多余,使用封装生成器生成的器件直接就把这个层上的线都删了
8 y/ O- h1 Z* ^. f6 x( _. \4 b外形只画在silkscreen层上

net3

这个层，如名字所示，装配的时候用的。这个层可以画元器件的具体尺寸（焊盘比元器件尺寸稍大以一些）。元件标号可以直接放到焊盘上或元件中心位置（便于工厂装配查找）。这层在gerber中不出。尤其是手工焊接很有用。

badskull

我师傅说，这是电气层的一个边界规格··其实不懂··

wangjing

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, v; d4 @! v, j) y
3 l, j* V- j/ K0 X, s装配层就是安装的尺寸，也就是器件本身的实际尺寸。这一层要和实体尺寸一样大。

ai小叶

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! w# @. g, t; J0 Z  M' @- z
我看画这个层的时候，是根据IPC上的实际尺寸的，可有时有些人好像又不是很在意，因为一个器件一定要有PLACE——bound,我感觉这个好像都是实际算出的，我现在又有点混了，PLACE——bound画的器件区域又是干什么的？我个人感觉这个好像是器件实际的尺寸吧
- z. E2 K$ u/ Y2 d- `' ^+ K

wangjing

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这个就要看公司的规范了，我们做的时候是place bound和assembly大小是一样的，place bound从字面意思理解就是放置的界限，范围，这个不仅仅是平面的了，assembly还有一层要标注的是ref，这个随器件外形一起打印出来就可以给焊接看了。如果说规范不严格，这一层有些公司就用silkscreen代替了。

ai小叶

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, o+ k' e7 v& j: L这个真是不好说了，哎，好像这块是不是因为没有电器连接，所以也就没有一个明确的概念呢？纠结！！

minger2008

place bound是给你在LAYOUT时看的，看器件是否重叠，Assembly一般指装配层，各公司规范不一样，也有公司的丝印是以这层为准的，个人感觉，只需place bound和silkscreen就可以。

ai小叶

candence的Assembly_top层的框，PLACE_bound这个区域边框都是做什么的？在画的时候，尺寸有标准没有？
这是我问道的答案，大家一起来看看：
% @! u: t( h3 u3 f% H3 |第一个是实体器件大小 ，第二个是布局时别的器件离它的范围  ，就是布局时同一层器件放在一起就会有报警，也就是第二个框重叠会报错。主要是焊接需要，器件太靠近会有影响。
' M- G( R- c. O) v2 e$ f

ximiga

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- r$ C/ p$ Q' P  |5 d* H# v; c7 C$ d; r+ w也不完全对吧只按照bound和丝印放置部品也会出问题的哦
1 v5 |9 n4 L1 g参见
% Z) ~5 J4 X" q' _https://www.eda365.com/thread-54171-1-1.html

7 B3 n/ ^, W. q4 j  @8 m
https://www.eda365.com/thread-54295-1-1.html
+ w8 v8 @" _) j! ]1 k

5 U2 g  l/ p! Y  H8 @小弟也不太清楚，疑惑中，欢迎讨论
* |) A$ z' e1 |+ _. T; `

partime

好像没用。搞了N年了，从没用到过

minger2008

这涉及到每个公司封装库标准问题了,一般大公司的器件PLACE_bound都会比实体大一点，按
bound和丝印放置完全没问题的。当然涉及到布局规范，有些器件与器件的布局要有一定间距等，这就看各公司规范怎么样了，但最起码要能装配

freeren

1、Assembly_Top，器件装配层，顾名思意，就是器件实体大小；
2、PLACE_bound，水平方向上，不跟周边器件发生干涉；垂直方向上，该层还有器件高度信息，防止结构上干涉。
" u5 |7 ^2 `3 d8 K/ o1 M. l9 D以上个人理解。