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标题: 连接性错误一直无法解决!! [打印本页]
作者: hing_L    时间: 2011-5-10 23:23
标题: 连接性错误一直无法解决!!
本帖最后由 hing_L 于 2011-5-10 23:27 编辑 ) {3 Y5 e. F5 e; L: H; I

# \# Q! g8 [- [, H请问下,我连接性检查的时候发现这两个错误,但是无论我怎么改动再重新覆铜错误都不消失!或者错误变成了别的过孔了!& b! S( \) e3 h" }( L3 K! H$ a
# U8 J* W9 `  o  _8 d. j

* [- E6 D! k# h6 i7 w( J2 c1 |, R1 B
Isolated subnets for: GND- i) Z. Q. q, f: ^
*** subnet # 1
) V$ ~& ]) W; N! C( r( x1 w9 e2 sHATCH OUTLINE(1894.35,1448.23 L2) C9.1 U2.79 C11.2 L1.1 C6.2 U2.78 VIA(1623.7,1490.75 L1) C7.2 VIA(1307.24,1460.75 L1) C5.2 VIA(1022.28,1482.68 L1)
$ l* `' D' A, k4 g' [*** subnet # 2- x7 K+ L& b) v  G# Q: r
HATCH OUTLINE(1924.43,1507.83 L2) HATCH OUTLINE(2815.71,572.88 L2) B1.2 R22.2 C15.2 C17.2 R29.2 C16.2 VIA(1367.05,1749.37 L1) C1.1 R23.2 R19.2 C12.2 U2.53 U3.15 C18.2 R14.2 VIA(2159,1528 L1) VIA(2330.12,1587.48 L1) VIA(2709.61,650.87 L1) VIA(1965.31,1192.2 L1) VIA(2337.76,1819.49 L1) J2.1 VIA(2721,1841 L1) VIA(195,1866 L1) VIA(1219,1760 L1) JTAG1.90 d0 w6 h9 }8 N3 i5 Y3 {6 V

" ~8 g2 H* [8 \1 L( ?; p0 x
作者: jimmy    时间: 2011-5-11 08:15
将原灌铜框删掉,重新绘制
作者: hing_L    时间: 2011-5-11 13:49
我删除了几次重画还是有那样的错误!+ T8 J: F" J2 P+ Z
作者: jimmy    时间: 2011-5-11 15:11
那就将文件放上来吧.
作者: hing_L    时间: 2011-5-11 15:17
my_pcb.rar (62.2 KB, 下载次数: 52) 6 [/ b5 ?! S0 }1 k5 [

1 l5 R. F( p0 z$ R我修改过了一下的版本
& G  @; H; }8 @5 ^9 ?5 {! v- R
作者: hing_L    时间: 2011-5-11 19:49
终于知道什么原因了~~那些过孔在灌铜时被BOTTOM的走线分割开了。
作者: zhanjing54    时间: 2011-5-12 17:58




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