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标题: 螺丝孔周边的上下两个层的shape为什么打过孔老有DRC [打印本页]

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作者: teky    时间: 2008-5-19 21:04
标题: 螺丝孔周边的上下两个层的shape为什么打过孔老有DRC
一直没想明白，有个问题问大家。
& z5 |7 w1 Q  d: c# k我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
* D. S, t  ]( q( m+ g2 q9 w5 K显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net.
也就是没有给它命名任何net, 我的问题是我也这样做的时候，每当打via上去的时候总出现ＤＲＣ，
/ [# [8 I+ G% c8 ^( l7 H" P( m比如从top层打，然后在gnd, vcc,bottom层就出现ＤＲＣ，大概说的就是via和 shape太近．
假设我把下面几个shape变成动态，它就自动把via避开了，
我就纳闷为什么别人的为什么没有ＤＲＣ呢？而且他的那几个shape也是静态shape啊，　他是怎么做的呢？
我不知道这样表述够不够清楚啊，请指导指导我啊，谢谢！

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作者: superlish    时间: 2008-5-19 21:21

原帖由 teky 于 2008-5-19 21:04 发表
一直没想明白，有个问题问大家。
我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net. ...

4 e7 ?2 \* m8 Y& Q) j% B
- ]: Y+ D  Z  v. H1 n首先看DRC是报的什么错误？？
. J4 [1 M$ v9 Q' \
/ W* g6 u% K. ?% V" ^也许你说的是另外一种螺丝孔 ， 那些VIA 、shape 是属于孔的一部分,  是封装本来就那样的  

' v" Y. A- x1 q5 k- n! h# H- thttps://www.eda365.com/thread-485-1-4.html

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作者: teky    时间: 2008-5-19 21:44
DRC：Shape to Thru Via Spacing
其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而且我还尝试在那shape top层上打了几个孔呢，确实没有ＤＲＣ，呵呵

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作者: superlish    时间: 2008-5-20 09:19

原帖由 teky 于 2008-5-19 21:44 发表
. g) C; h4 |% b4 k  n- UDRC：Shape to Thru Via Spacing
' N9 Z: U3 j) q- m! }* \  H其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而 ...

# }9 k9 n/ G5 d3 \/ {0 V
5 d; X$ \, r* Q$ _5 x那你试下先点底层的SHAPE  来打孔,  看TOP层有没有DRC

貌似你先在哪层打孔 ,先点的那一层的SHAPE , 那些孔就是所在层的SHAPE 的属性,所以所在层没DRC

! h# i: e5 h/ B( D4 U相当于你在走线途中打孔,孔就和线一样了     ,
# |4 I; F6 k+ K
现在点的是SHAPE打孔也一样是用走线的命令 ,面板上显示的也是此SHAPE的网络属性,
# ^% B3 S0 c( m( X/ b
$ U0 r7 U( T4 ]: o" R8 e- D" y: m只不过是没有把线拉出来而已.
9 W% [+ Y+ F5 O6 b9 v. d7 @5 U
你在BOTTOM 打孔 ,看下TOP 有没有DRC?

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作者: superlish    时间: 2008-5-20 09:23
有些DRC是可以接受的

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