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标题: DRR的地址线和数据长度问题 [打印本页]
作者: zhousea    时间: 2011-3-10 10:29
标题: DRR的地址线和数据长度问题
请问DRR的地址和数据走线长度有何要求？另外，在allegro里如何做等长处理？设置了等长，还需要手工一点点去拉线吗？
作者: zhangsenzhixing    时间: 2011-3-10 11:06
不同的芯片有不同的要求，速率高的要求严格 基本上要看封装资料啦 里面都会有对数据地址线的要求的 如果没有的话 那你可以按经验去做啦 呵呵 关于怎么设置等长 记得以前的帖子里有人发表过 你到搜索下 如果你设置了等长规则 呵呵 allegro的话肯定要自己手动去绕线的 mentor听说可以自动绕线 那我就不知道怎么设计啦 没用过
作者: zhousea    时间: 2011-3-10 11:55
作者: dsws    时间: 2011-3-10 12:12
作者: dsws    时间: 2011-3-10 12:14
作者: dsws    时间: 2011-3-10 12:18
作者: dsws    时间: 2011-3-10 12:20
作者: dsws    时间: 2011-3-10 12:23
作者: dsws    时间: 2011-3-10 12:24
如果是偶数片DDR2，相信也知道这么处理了吧！
作者: syq-0411    时间: 2011-3-10 12:50
建议： 时钟CLK,CK#: 600-1400MIL
* N1 d2 G+ ?7 |2 S( _  Y地址和控制信号：ck+200mil' n) ]$ I7 r. D- [" X, L0 v
数据信号：ck+125mil
# ^- K) c8 [" x  e. {时钟信号最长。
作者: adwordslai    时间: 2011-3-10 14:04
应该是地址、控制、数据都围绕CLK作一个上下浮动处理，速度越快，误差越小；
作者: zhousea    时间: 2011-3-11 11:04
回复 dsws 的帖子
' I0 x* M1 j1 n- o9 n+ W0 c  m$ N& D; j& R0 X  {! c* n+ `
这幅图片看不到呀？可以再多几张？
* f! R3 T) C  G7 Y0 T多谢。。。。。。。。。。。。。。。。。。$ V2 x3 p% R5 V7 K& R/ w* }
作者: dsws    时间: 2011-3-11 12:02
ddr2.rar (211.67 KB, 下载次数: 107)
作者: zhousea    时间: 2011-3-11 12:16
回复 dsws 的帖子0 D. W; K: g5 U/ u0 l" q) d

# f- J0 `" O! o* w1 B" _# ~
作者: lilinyf    时间: 2011-3-11 14:00
学习了
作者: lilinyf    时间: 2011-3-11 14:02
学习了
作者: alewe    时间: 2011-3-11 15:53
学习了
作者: 252631    时间: 2011-3-15 14:58
感谢！
作者: hui_hui0228    时间: 2011-3-15 15:06
DRR?.................
1 K% \7 A9 [+ @' t2 @: V* Z& GDDR!
2 r3 x2 Q. Z' _( c- L+ p+ ~楼主肯定是太激动了。
作者: zhousea    时间: 2011-3-15 17:03
回复 hui_hui0228 的帖子4 M' H8 `, W8 ]* ]# u' ?

" G5 B0 v! `" f哈哈
2 N7 X6 D& z; S6 Z3 a1 s谢谢更正" O) e2 U  w- i( E/ V) A+ k  p" F' V
作者: cccccc32    时间: 2011-3-17 16:43
syq-0411  应该是时钟线最短吧？？？？？？
$ I$ L8 v: ~3 ^谢谢！
作者: cccccc32    时间: 2011-3-17 16:44
dsws 牛人！！谢谢分享
作者: xiang    时间: 2011-3-25 10:21
学习了



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