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标题: 大侠们,帮帮忙,指点一下迷津,多谢了! [打印本页]

作者: yun123789    时间: 2011-2-23 15:41
标题: 大侠们,帮帮忙,指点一下迷津,多谢了!
) R& q. T& e* q0 K: [/ ?
      问题是这样的:在导入netlist 到 Allegro中,有一个IC在Placement-->Placement list中有,并且能preview,可就是不能放置在PCB板上,command 窗口显示:Pin numbers do not match between symbol and component. Run dev_check on device file for more information. B0 w. h" }0 Z% K4 l
. r5 K+ ]( [& C, i. k
当将此IC原理图库修改,并与这IC的footprint一致,重新生成netlist 并导入在allegro 中,还是出现同样的问题!0 L# @9 w8 u! A* T( x' O+ Z% c6 c
( T, \2 P: \' t8 A' Z& Q# l
在update 此IC 显示为:SFF2X10'  symbol starting to refresh:
4 V7 G* U8 U, e; K. U1 h
! ^  H, m, I! D! @     ERROR(SPMHNI-270): 2 pins found in the symbol in the layout, but missing from library symbol. They are:
. e' R- w! J' L( ]: l; ?3 E( P            28,27: e6 v# t, s+ b) B: {: X* M( R' C( a. i# G
     ERROR(SPMHNI-271): 2 pins found in library symbol, but missing from the symbol in the layout. They are:) [$ v& W9 J7 G, p, x9 N$ x
            21,22. f- @# ~) R$ U# |2 w* i4 S. h
   事实修改 后,上原理图为26引脚,footprint 也是26引脚,怎么才能解决这问题呢?
8 b" b8 b4 R& M& a$ t/ U3 k% R. E- {. G
  被这问题困扰了两天了,都快崩溃了!
6 h# f5 Y0 u0 ?2 U& j$ a
1 T( C; x. A8 d' Y0 N求教各位仁兄,在此多谢了!
. n8 a0 p6 ~* e. e  S* ]' B
作者: glater    时间: 2011-2-23 17:29
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。
作者: glater    时间: 2011-2-23 17:30
怎么回事,莫名奇妙的扣了2个积分,无语!
作者: KF1013    时间: 2011-2-23 18:51
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。
作者: KF1013    时间: 2011-2-23 18:51
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。
作者: 紫菁    时间: 2011-2-24 09:20
:o上面的帖子很无敌
作者: 阿妹    时间: 2011-2-24 10:46
这明显就是原理图的引脚和PCB封装中的引脚对不上的原因,是不是你做PCB封装时,你的PIN管角数,加的有问题!
作者: BLUEKINGXQ    时间: 2011-2-24 13:33
通过你的描述,你器件的管脚数是26吧,那么很明显是你原理图库中的管脚多了2个(27和28)。用part developer打开该器件的原理图库(如图),点击pins--->gloable delete,选中27和28,点击确定将这两个管脚删除。最后更新下原理图中的该元件,导出netlist。, W4 ^0 N2 S9 z1 Q6 C7 S
这是我的理解。
作者: BLUEKINGXQ    时间: 2011-2-24 13:35
不好意思,忘了贴图。
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作者: foxconnwj    时间: 2011-2-24 13:50
修改完了之后重新生成footprint需要的三个文件,并覆盖原始目录下的三个文件*.dra *.psm *.txt
作者: yun123789    时间: 2011-2-24 15:05
嗯,多谢指点!- c$ O* T/ t- L+ t8 \- @8 r( k- z3 {
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这已经解决了,
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刚开始正如上面几位仁兄所说的这样操作,但还是出现同样现象,后来就修改了生成netlist的路径,重新导入就可以了!为什么只更换了路径就可以了呢,到现在也没整明白到底是怎么一回事!
" o; H$ t3 a( w" i! L 几位兄弟多谢了!
作者: Dandy_15    时间: 2013-4-8 17:38
根本就不是原理图与PCB以不上的原为,应该是在导网表前已将该器件放在PCB里,然后再导入,但该封装被修改过,所以才会出这个问题,我觉得这应该算得上是allegro 的一个问题。
作者: zn383462925    时间: 2013-4-8 22:15
yun123789 发表于 2011-2-24 15:05 ; L# Q9 v# w5 n) |2 e
嗯,多谢指点!$ w, g& Q) v/ |: y/ d
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这已经解决了,
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我以前也遇见过,同样的问题,同样的封装,我的就是报这个错,而用我同事的电脑不会!
作者: cindy0924    时间: 2013-7-4 10:46
我也遇到了,怎么解决呢?我已经重新在另一个文件夹生成网表了.但还是不能导入
作者: bobzhu    时间: 2013-7-24 11:41
建议你查一下path中的aptpath
作者: rong5201    时间: 2013-7-24 17:41
楼主做的是光电板?
作者: zhanglin880126    时间: 2015-7-21 17:57
我也遇到了这样的问题,楼主具体是怎么解决的?我所有的PCB封装都是放一个路径里面的,别的都没有问题啊。。。还有我的引脚数原理图中跟PCB库中是一样的




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