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标题: 重新导入网表后，shape的net属性丢失了，大伙有没有遇到这种情况？ [打印本页]
作者: 黑月    时间: 2010-12-27 16:31
标题: 重新导入网表后，shape的net属性丢失了，大伙有没有遇到这种情况？
本帖最后由 黑月 于 2010-12-27 16:32 编辑 9 Z4 W/ d5 ~6 Z: `9 `) T

# N. v( ?2 C9 s( H/ @. X如题所示：导入前如下图
1 r- F, [3 x4 d5 e" w- H - m3 @, H( U6 W' z/ N- R
: ~1 W+ p+ j; f! N
修改原理图后，重新导入后，0 M  P  k9 W  x6 M  x. H
( Z2 ~& z) z1 [* H) ~

% b& v! m  X% r/ T有知道这是咋回事？" b! \# U9 W7 B( U5 a! @

  A( S2 w. R; K0 Z  U( @/ I2 {/ r" E5 d) D" ^7 A
作者: 黑月    时间: 2010-12-27 16:46
本帖最后由 黑月 于 2010-12-27 16:53 编辑 $ w# |- \  d: y6 B2 e7 ?6 I
# b6 }% Q5 G5 [* R# H! F
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% ]1 i: M9 h! d: c" U# ^) z! t+ P) j7 A
找到原因了！; W3 z! U6 T# i3 r) y
在修改前，原来的属性为VD1_2_FPGA，这是由于修改原理图中root页不当造成的!
- k, Z+ u! Y+ c1 y1 |
4 V$ I$ s# F1 h6 E图1：fpga- g2 u: B  B: ~( `$ b, M
# x8 k/ F3 m' k7 P2 b1 |+ W7 B) l
图2 POWER
$ A# ~) o2 b+ `3 O8 }修改前的toot页没有VD1_2；修改后，root的fpga层次块中添加VD1_2端口，但是没有添加POWER层次块，此时root的fpga层次块中添加VD1_2端口的net，会变为VD1_2_FPGA，导入网表，shape的net网络会变为VD1_2_FPGA。3 J- a4 m* K, Q. Q' B& V0 P
等我添加POWER层次块，root的fpga层次块中添加VD1_2端口的net，会变为VD1_2！3 H- S% i% W3 c: c% f- Q% e

, N! {+ J9 v! j+ w- a修改办法：logic/net logic，把 VD1_2_FPGA重新命名为VD1_2
( f% Q* n9 o: A
4 w! I  S$ B$ O注意：
6 Y; |- d# T3 |4 H, R1、电源、地的符号的电气规则是全局的，尽量避免出现这些符号的端口！
2 H  k$ G! I, O( t2、orcad的net是自动生成的，先从root开始；为了移植方便，尽量手动拉一根线，然后添加net！
7 d+ j1 P, ?/ o" y8 U- x9 z
- S2 k8 Z" p6 Q/ B2 Z, k
, m% c4 a  x6 J. {2 V
6 j" F8 c6 o4 k+ S
作者: jjcc654321    时间: 2010-12-27 17:38
1、电源、地的符号的电气规则是全局的，尽量避免出现这些符号的端口！2
电源、地的符号的电气规则是全局的，所以可以不用加port！！！



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