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标题:
请了解的通知推荐一款时钟延迟芯片，谢谢。
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作者:
fanxingfast
时间:
2010-11-2 15:32
标题:
请了解的通知推荐一款时钟延迟芯片，谢谢。
可以称作时钟延迟芯片吧，作用是恢复时钟的相位，使时钟输出与输入的相位相同，以保证同步。
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有这样的芯片吗？若有，您给我推荐一款吧。
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谢谢。
5 g& K% s% P. V1 P
作者:
fanxingfast
时间:
2010-11-2 15:33
不好意思，打错字了“同志”
作者:
jingpei520_2
时间:
2010-11-2 20:15
你说的是零延迟时钟缓冲器吧？这类芯片TI，安森美，IDT比较多吧。
作者:
fanxingfast
时间:
2010-11-3 15:19
谢谢。
3 k, n. P1 R/ B# E
不是零延时，零延时的话，无法通过延时恢复相位。我的时钟拓扑结构是这样的，
' }: b6 ~1 ~! Q6 v
外部单端时钟输入与板载晶振时钟，经过芯片做二选一处理，然后输出，这个输出也是单端时钟（相位发生了改变），我想通过一个延时芯片，来恢复时钟相位，作为下一级电路的输入时钟，这样就可以保证两级时钟输入同步。
: K+ u' n0 x# s2 l
& E/ T, c- o* y* Z$ T
如果是零延迟缓冲器，无法恢复相位，还是不能保持同步。对吧？
作者:
IO357
时间:
2010-11-8 19:48
用硬线直接连的开关芯片而不是经过电路的就不会产生相位的改变，例如 ti ，安森半导体就有很多；
1 G0 ?! v9 W: d* ]. e& T. |9 |
FPGA芯片内部有DCM电路可以调整时钟相位
作者:
fanxingfast
时间:
2010-11-9 09:19
谢谢。
作者:
jingpei520_2
时间:
2010-11-9 21:54
我想了想，零延迟缓冲器应该是能满足你的要求的，这类芯片有很多带有时钟选择功能的。
作者:
liqiangln
时间:
2010-11-9 22:16
这个不能叫做0延迟的概念，是PLL锁相的概念。
" a$ a$ p0 u9 U: r9 e1 S+ m+ O
# J9 X: M( d, n) K
如果不想用商业芯片，可以用比较器+D触发器来设计，你去看看数字电路中PLL是如何设计的就知道。
7 P0 N% l4 m* m& _5 N. C
" R9 `/ {2 U. [% w. D7 I
如果是做产品，这个锁相的精度，锁定的时间，环路的稳定度，保持的精度都是你要考虑的。
作者:
fanxingfast
时间:
2010-11-11 14:28
楼上说的很对。
- c9 L* G4 Y/ f0 S
的确不是0延迟的概念，如果是0延迟的话，时钟的相位如果恢复。
% g7 V! O# B) K, Z0 G
我正是想通过延迟时钟，来恢复出相位。
) M" Q# O' c$ X: K4 c
我已初步确定使用安森美的芯片，可没有找到恰当的，您了解的话能给我推荐一款这样的芯片吗？
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