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标题: 谁能看一下这个端接该怎么匹配？ [打印本页]
作者: cuizehan    时间: 2010-10-14 20:07
标题: 谁能看一下这个端接该怎么匹配？
本帖最后由 cuizehan 于 2010-10-14 20:08 编辑
% H; N5 D5 g+ Z- ~. D
0 k& k5 |6 ]8 E* J- S3 q  L " y# O+ u5 H, f+ Z# m
这是仿真的电路图，上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。
2 N6 r" M2 O% o& p  m* ]按这个图仿真，频率为400MHz，结果如下% g4 M9 f- y3 }% m

3 r5 s% q0 ~% }1 R) B1 Y& S' z' {可见信号质量还是蛮好的。0 s7 a0 n: M  G/ G
如果把TL16和TL14连起来，相当于分了一支到FPGA，仿真结果如下，
% G3 _; g% m0 B5 G  d + z3 {# R/ x# v0 V/ j: @+ e# D; F
FPGA端的信号（绿色）有两个特别明显的欠冲，谁知道这个是哪地方端接没做好，该怎么匹配？
: d+ P6 k! o2 d* [5 C
作者: numbdemon    时间: 2010-10-15 12:02
R12的电阻值调小一些，试试看60欧姆，最好扫描一下
作者: cuizehan    时间: 2010-10-15 15:59
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* `1 ?8 d2 R) d3 t6 `9 E
电阻从10ohm到1k，1M都试了下，小电阻FPGA端的信号幅度会比较下，大电阻FPGA端的信号幅度会比较大，但都是有那两个欠冲。
: {3 U6 b7 L6 F( Q& c+ d
7 I+ e* Y! u9 j, [* a3 _  g# N, d我把FPGA去掉，只用电阻端接，60ohm信号质量很好，接上FPGA就不行了，感觉FPGA输入引脚有容性或者感性负载，导致不匹配，5 Z6 T' A  C8 C( q) ^# j
从这个图上能看出是感性还是容性的吗？是的话，该怎么匹配？
+ p9 L$ X5 |/ r8 X& E- H: l! n
: P: H  U) c! `* c8 S另外，你说扫描一下，有什么软件可以到吗？我用的是hyperlynx。) b  \: v; O% m7 t* u: i$ t  J
作者: numbdemon    时间: 2010-10-15 17:42
本帖最后由 numbdemon 于 2010-10-15 17:49 编辑
: X, Y6 W* E8 O2 }1 H' v9 _8 P% e! p) u: }
U26输入引脚的端接只能尽可能消除反射，但是引脚本身的寄生电容才是信号完整性的最大杀手。2 `( `2 B! b' w$ Y
你应该再确认一下时钟频率是否正确。如频率降下来可能会稍微好一些。" y2 u& K5 Y7 r' d
还有就是要确认一下FPGA的这个输入引脚的寄生参数，是否能够对应于这么快的上升速率。如果不幸的话就得加个buffer了。
- v8 R! c' B  w. G# D/ o1 ~+ ^( n
; }$ g7 t+ c6 s3 @/ ~3 h7 B9 x0 e扫描的话么，你既然已经手动测试了10Ohm到1Mohm，那就算了。; d1 c1 I6 `6 w, n7 U$ L  o
作者: numbdemon    时间: 2010-10-15 17:53
还有，再确认一下拓扑呢，我粗看一下，这个拓扑有点问题么
( p' Z4 Y& Y' h
作者: cuizehan    时间: 2010-10-16 11:29
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& h: q  x6 {, r. B( {" J/ m4 j2 ^
* u/ h  J# {; {7 ~高见！
( h! d: h' {3 \5 c! @3 E  q& v( @* t3 J
这个问题背景是这样的：我自己做了一块板子，上面有一个FPGA和一个内存插槽，可以插内存，这个板子本身又是插在主板的内存插槽上，将主板的内存信号转接过来，一路传给板上内存，一路传给FPGA。控制线的频率比较低，200MHz，可以加一个register缓冲、隔离，但是数据线频率比较高，400MHz，没有合适的register，不得已才考虑这种T型拓扑。
1 m8 o! k' B. k( R8 S( k8 T8 ]6 j4 I) P& M  I9 W
T型拓扑要求TL14的阻抗是TL5和TL16的一半，这个我后来调了一下，效果没多大改善。
, A9 k' J& Y* S, y5 ]  h; {
. H  S5 I$ K% a我直接把U26和U24点对点连起来，发现信号还是那样。  ~+ v6 Q' P5 y; K( Y9 U6 t

  |2 D5 @6 M" b7 e1 X: {看来应该就是FPGA引脚的寄生电容在捣鬼，不过这款FPGA是可以直接接DDR3内存的啊，而且最高可以跑到533MHz，开发板上都是直连的，不知道为什么仿真出来确是这样。; T  V# S+ t2 P* }* G1 l' ?4 V
我已经下了最新的IBIS模型，也还是不行，而且我实际板子上从FPGA读取出来的信号很乱，应该有很多判决错误，实在不行借个示波器来看看，信号质量到底怎么样。
; M0 W% L0 S: r- e; ~4 Z3 _
作者: numbdemon    时间: 2010-10-18 09:47
如果可以的话传两个IBIS上来，有时间帮你分析一下
作者: cuizehan    时间: 2010-10-18 13:58
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( Y0 E& z0 r0 h7 [& k: K, a
% p# `  L- _/ k5 }7 q6 {0 r7 h当然可以，多谢！- ?% ~: C4 f% w7 B
6 K5 O1 n# O8 U4 W( w3 H
这个图是dq3.ffs的截图，是ddr3内存条上数据线DQ3的拓扑结构，其中U1和U19是内存芯片，J1代表金手指。U1和U19的ibis模型为v48c.ibs，按下图选择. ?, W, B3 P( s& f: l7 E; q% L
$ F! Y2 P# P! c. O
通过model selector可以选择DQ3的输出阻抗和On Die Termination，比如这个图上就显示输出阻抗为34ohm，ODT为120ohm，最高DDR频率为1066。
6 r! h/ ]+ S: U" [7 O, S我做仿真时，ddr信号的提供者也是用内存芯片，用同样的模型选择。! H  B: T4 h% E: ^+ Y
FPGA的ibis模型为virtex6.ibs，应该选其中的SSTL15**，可以选DCI的，也可以选没有DCI的。
2 {) d- z1 A- p, q0 y  Q

ddr3数据线信号完整性分析.rar

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作者: numbdemon    时间: 2010-10-18 16:55
FPGA输入引脚的寄生电容过大，对于这个上升速率的DDR信号来说，很难改善的。要么就要降低器件的速率，比如降低电压什么的。! X* h  E" l: V4 B3 m1 ~/ R$ h
但是通过仿真来看还可以容忍(用SQ仿真，参数尽量理想化)，至少200MHz的时钟能凑合。# w; B' ?9 v% l( O; }4 }0 I; J
作者: cuizehan    时间: 2010-10-18 17:30
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; z1 C$ b0 E7 g2 p5 r6 [3 f( J; M, F* D9 Z
多谢啊！
# U: }6 A. R1 M0 N( \. m8 G我就很纳闷了，xilinx出了这个fpga，据说是可以支持最高533MHz的频率，而且还有实际的开发板，为啥仿真出来结果咋就不行呢？" \" X3 q, b! `5 V7 N
作者: numbdemon    时间: 2010-10-18 17:47
单负载应该没问题。
0 ]# s& F8 E: j9 o% a目前的拓扑对于FPGA端的信号还是很有制约的，要不你试试看菊花链结构，或许会好一些咯; N5 Q6 `! d5 b! [
作者: cuizehan    时间: 2010-10-19 14:43
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) Y7 l3 ^# ~  q- f' _4 k4 w, ~, m- r: v9 m6 l
单负载是不是就是指，输入信号只给DRAM和FPGA其中的一个？$ v5 @7 b5 ]  N/ x
如果只提供给DRAM的话，信号很好。5 l" k: j$ |" h
如果只提供给FPGA的话，结果还是不好，有两个欠冲。
' ]. T) X% P9 u+ M2 s; ]5 R
作者: numbdemon    时间: 2010-10-19 16:48
不会吧，点对点直接连在FPGA上的话，信号还可以的啊
作者: cuizehan    时间: 2010-10-20 18:36
本帖最后由 cuizehan 于 2010-10-20 18:40 编辑 ' H: g* o5 e4 r5 X* X! q, U
3 y4 u) L  i9 R/ U1 O
回复 numbdemon 的帖子+ ~0 e* W# e: Y# {
打开FPGA的DCI: Y2 a/ L: U6 o- L/ P
/ \4 d) O1 Y( Z+ }0 r, s0 M/ E

$ J1 W  e1 h& t: J 9 Y3 Z' T* `7 n, f3 z4 N6 u
8 g3 Z' V! c+ X6 I% B5 Z" Z7 E- j- u
串接15ohm电阻2 z2 G" x. @% A  o- Z- o9 X
6 g) K1 l* ], t. E6 {* C6 }
' x% v3 B1 q1 ?+ u" O

4 C+ \- {/ K6 |& L: P0 ~不开DCI，60ohm端接，串接15ohm* P5 B4 m. L2 U& u" c

! I# W" M. C7 e! B7 Y3 C+ k
/ w/ {. j/ t$ D5 V9 p/ e9 h. ~5 E5 E: {( K2 a# S& K+ `$ u
上面是我仿真的结果，最后一个算还行吗？可是还是有两个欠冲，而且上升下降时间都比较慢。
3 c- C! ^( G5 J* V$ |6 U
% x* p) X, V! R* Z" l不知道你说的点对点连起来信号还可以是指哪一种？1 D  Y9 w0 B1 F% V8 V; R0 ~
作者: liqiangln    时间: 2010-10-21 08:52
主要是仿真的细节大家注意一下，根据楼主图的话，R12和U26之间应该加一段传输线参数，这样电阻是在整个链路的末尾，而U26是倒数第二个节点。2 y" J* b* _# j' B( w: ~' k* n% b
可以参考一下菊花链的基本概念。
作者: numbdemon    时间: 2010-10-21 10:27
怪了，同样的拓扑，你看看我这边的波形呢
5 T% z% Z& ~0 N

Untitled.pdf

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作者: cuizehan    时间: 2010-10-21 21:58
回复 numbdemon 的帖子4 V  ?1 \6 }8 ^# c2 I  B5 c. X

( w3 W8 y5 f: F) W2 q: o; G( a+ B2 C4 l5 n
你用的什么软件？SQ吗？刚好我的hyperlynx莫名其妙的用不了了，怎么破解都不行了，换个软件试试。$ k" o1 A0 P+ _: _7 y
作者: numbdemon    时间: 2010-10-21 23:38
SQ，是的
作者: cuizehan    时间: 2010-10-25 15:21
回复 numbdemon 的帖子0 U2 F; N1 K: x
4 m+ q2 K  f: s' X0 v
嗨，你好。$ T4 B* i6 e  p! D9 t( \/ }. d
我找到仿真结果不一样的原因了，hyperlynx仿真时要选是at the die 还是at the pin，以前都是at the pin，所以信号不好，换成at the die之后就可以了。1 C( C- _1 S4 f7 ~$ r# D
多谢这一段时间的关注！
( T% C. {& b8 I! x9 X/ M0 m1 P  d
作者: ychhj    时间: 2010-11-8 15:23
晕，你们都没有设置传输线的类型，这样仿真出来的东东，会可靠吗？还有板厚，介质的介电常数，叠层结构...
作者: cuizehan    时间: 2010-11-8 15:25
回复 caseyxie 的帖子, C: Z4 [4 k3 b0 D8 d# l

' M! ~4 o9 o. g1 C5 O) F. L# }主要是为了验证端接方案的可行性，实际中应该是at the die吧，至少xilinx的人是这样回复的。0 M( L4 u0 A; r
作者: cuizehan    时间: 2010-11-8 15:26
回复 ychhj 的帖子8 I& L! Q: N) \7 ?8 R

1 N( L, y5 \/ O6 T& h# E这个有的
作者: 伪君子    时间: 2010-11-12 11:21
请问"at the die"中这个"die"是什么意思啊?



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