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标题: 请高手讲解一下并联端接原理吧 [打印本页]
作者: liudows    时间: 2010-8-20 00:29
标题: 请高手讲解一下并联端接原理吧
7 E" Q1 X, o" Q2 ?5 J0 p! f
如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：
8 |( }( E# }2 ~1、为什么加入Rp以后，整个电路的阻抗就匹配了呢？
% y7 V, M+ ]. T2、为什么要求Rp=Z0，也就是说这是怎么算出来的？  Z( ]4 f, G, P7 q

' b& W0 ?7 l) P1 b请大家不吝赐教哈。谢啦！
作者: shark4685    时间: 2010-8-20 09:31
本帖最后由 shark4685 于 2010-8-20 09:35 编辑 0 f* E; G' _2 G! a! E: A
6 Z  G% F4 {+ g; w- h" e& }9 i
其实这个问题并不难，% M7 n! W+ ?" b* {

1 d4 G7 p( T; d" I: |& |. C6 ~我们不防换个思路想想，不端接会怎么样？？？？
2 B9 a! y: [8 w; K4 [+ C" J( X  Z1 \7 M; p/ c" q$ ]' N+ S8 D
sorry，卖个关子，大家一起讨论下吧！
作者: liudows    时间: 2010-8-20 10:36
版主被卖关子啦，小弟急：）
" E- {) \& v6 t7 [' p$ |
+ L8 U; I7 X/ j/ x对于端接电阻下拉到地的方式，我的理解是：端接电阻和负载并联，由于负载输入阻抗很大，所以并联总电阻约等于Z0（端接电阻值等于Z0），则传输线和负载总阻抗基本匹配，从而基本消除反射。% X1 S. T$ Y7 Z6 c

" y2 ?% S  I1 U* [5 n( }你看这样理解对吗？# P. g: }: x5 `) u# k
0 f! S5 F$ P) ?6 l8 w2 w) }! t$ ?
对于端接电阻上拉到高电平就不怎么理解了，请指教。
作者: joshuafu    时间: 2010-8-20 11:27
楼上理解很对，上拉到高电平是一个概念，而如果同时上拉和下拉，则相当于这两2个电阻并联，并联值等于Z0即可。
作者: shark4685    时间: 2010-8-20 12:17
本帖最后由 shark4685 于 2010-8-20 12:20 编辑
5 |( z1 C: v6 L) L3 o
/ L; c5 Y5 i) _* F7 o" m理清思路：
+ r  W, U5 X( q( H
8 U  A  d0 ^9 j1.下拉如果不接的话，负载处于空载状态下，反射系数是1，电压完全反射回去，反射回来的电压叠加在原电压上，很有可能会击穿芯片。
8 V+ G6 {& k9 D" x6 X; o9 Q1 x. t0 t
2.上拉到高电平是为输入信号提供独立的电压源，来满足电压跳变速度的要求.不过电压翻转时有直流功耗。
作者: liudows    时间: 2010-8-20 16:22
回复 5# shark4685
+ A' q) {; |5 S& ~: I  t$ f7 A) V5 D) f( J0 u

( b5 V- ]( I) _' w" R) t' b1 vshark4685，上拉方式是如何达到阻抗匹配的呢？
+ s3 S- ?" [' J# n) g# T
" {/ y" i1 [: K4 f+ y2 B" J  N还有，你说的“上拉到高电平是为输入信号提供独立的电压源，来满足电压跳变速度的要求” 这句话如何理解？能举个例子吗？我理解上拉到高电平为输入信号提供了偏置电压，拉高了低电平。“满足电压跳变速度”是什么意思呢？! O" R0 @( F% K' q1 Z. h9 [

  X3 t% Q8 M8 \1 k, _谢谢！
作者: wowo1215    时间: 2010-8-20 17:52
恩，不错的讨论，大家可以都多参与。
作者: shark4685    时间: 2010-8-20 22:25
本帖最后由 shark4685 于 2010-8-20 22:30 编辑 ( j* b+ F6 R' y4 W# ^

, M" j( R1 l- }  H' f" P数字信号在传输的过程中，电压的幅度和上升延和下降沿都会衰减，
) J# R6 T! C9 o! q
- w1 a" b! @" a, q在末端上拉，可以补偿电压衰减的幅度，补偿上升时间，从而提高电路的驱动能力，! l& B9 d$ [4 L6 L) G
" I, ~0 n6 t+ F! `- c
你可以用仿真软件自己搭个简单的拓扑结构，仿真下，
% l  r( |9 D4 Q- O8 z; D2 i
: I' e- ?# p8 W1 H! e对学习这些匹配方式还是有很好的效果的！
作者: liudows    时间: 2010-8-21 20:48
上拉方式是如何达到阻抗匹配的大佬们一直没说，我也一直糊涂中。。。。。。6 ]# h2 l/ Y# ^/ h' k6 i. y' U0 P
. K0 P; ^4 a2 D1 q5 }9 ~
谁给讲讲吧。
作者: honejing    时间: 2010-8-21 21:06
如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：
, @% V/ j' Y) D) R1、为什么加入Rp以后，整个电路的阻抗 ...
8 I3 `  X) h/ S5 A; |# A  ?% O. zliudows 发表于 2010-8-20 00:29
  f9 E6 S: M: a8 O3 v2 U# ?1 V* V
我猜這是一個講解概念的簡化電路，若單邊上拉或下拉，會造成邏輯電平的不平衡，不是一個理想的端接，但若是把它看成 SSTL 的戴維寧端接就比較可以理解，
, t: h* O+ F/ f其中在輸入端點同時接一個等值的上拉及下拉電阻，在高頻時就就相當於兩個電阻並聯，這個並聯的電阻值若等於傳輸線的 Z0，則為一個理想的端接結構，這就
1 B3 [1 P1 B0 E8 X4 N$ c相當於一個連結到 1/2 VDD 的並聯端接電路。
作者: shark4685    时间: 2010-8-22 10:33
实际的端接境况往往是多种结合的方式，楼主详了解各种端接的利弊，
! K7 }8 g8 ^  y; ~5 K- ?2 }! F4 b0 c. y% S$ ]) q) l4 H
在实际设计情况中，根据PCB的设计情况，结合仿真，
* L" o, ]2 c* P: [4 t
' \" N- J+ a5 A" W/ ]4 D合理的添加端接是最好的办法。
作者: 于争    时间: 2010-8-22 16:32
最好自己用软件仔细看看，研究一下。# H# N$ ?$ d' E, c' C" P- ^
并联端接要注意驱动器的驱动能力，不是什么片子都适合并联端接的。
) f/ u3 \9 T. E8 j+ E0 G还有注意并联端接对高低电平的影响。
作者: liudows    时间: 2010-8-23 13:29
回复 12# 于争 . X4 P" e* t( `' ?! Y$ Q  w

0 r" D+ z) E6 q6 W( X8 K  U" E$ e  g- g7 I7 w4 K! r; g" U. @
    博士，刚学完你的教程呢，还没开始学仿真。现在只是想从原理上来理解。期待你的仿真教程。
作者: Gabriel    时间: 2010-9-3 16:10
  于争是那个大名鼎鼎的于博士么？？？？？？？
作者: gonethewind    时间: 2010-9-3 17:53
如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：
! z0 P* \6 a8 r% |7 I+ v1、为什么加入Rp以后，整个电路的阻抗 ...
2 w9 j, C# L: K" H8 Cliudows 发表于 2010-8-20 00:29
+ U, P' |! F5 `& W* Z4 Q! C; M
* s8 ^. f# y' t! F: I7 P
5 C+ o6 `' p3 L+ k& K  n, n
  电容较小，信号slew rate有限，所以buffer容抗很大。
6 d" a  \: A1 z9 b0 b- ~不过这么接，功耗也上去了



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