EDA365电子工程师网

标题: 请高手讲解一下并联端接原理吧 [打印本页]
作者: liudows    时间: 2010-8-20 00:29
标题: 请高手讲解一下并联端接原理吧
" j% Q) g7 U0 \' R9 c7 x
如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：
# M9 j+ J  t" m7 {0 w  k1、为什么加入Rp以后，整个电路的阻抗就匹配了呢？
+ f# ]* Q. U* v- R: `: `8 v+ p2、为什么要求Rp=Z0，也就是说这是怎么算出来的？  K" S  j1 z3 R# U1 y+ ?0 s
8 L! _' Y' H; V' W  f. |$ @3 K
请大家不吝赐教哈。谢啦！
作者: shark4685    时间: 2010-8-20 09:31
本帖最后由 shark4685 于 2010-8-20 09:35 编辑 1 |% Y* c% K8 c! v7 \
" a' Z& B# i- u  l/ c: o$ L8 W
其实这个问题并不难，2 H% U/ V$ V' A* x
8 z" C' P) f% c+ a! k+ e
我们不防换个思路想想，不端接会怎么样？？？？
3 W3 k4 M5 L. y. j
( L1 `4 ?; R7 |) nsorry，卖个关子，大家一起讨论下吧！
作者: liudows    时间: 2010-8-20 10:36
版主被卖关子啦，小弟急：）
- z, ?5 y2 |( P% M5 a, R2 O2 Y) [: R- O( l* Z7 t1 ^0 r
对于端接电阻下拉到地的方式，我的理解是：端接电阻和负载并联，由于负载输入阻抗很大，所以并联总电阻约等于Z0（端接电阻值等于Z0），则传输线和负载总阻抗基本匹配，从而基本消除反射。& E; C8 M6 S3 g0 ]  e2 Y
+ K3 b, V* h- @6 n, M
你看这样理解对吗？' `/ I1 \+ D) G9 \, @1 C5 O

, a  h6 \# N: {' R对于端接电阻上拉到高电平就不怎么理解了，请指教。
作者: joshuafu    时间: 2010-8-20 11:27
楼上理解很对，上拉到高电平是一个概念，而如果同时上拉和下拉，则相当于这两2个电阻并联，并联值等于Z0即可。
作者: shark4685    时间: 2010-8-20 12:17
本帖最后由 shark4685 于 2010-8-20 12:20 编辑
: p$ Q. Q; O3 D0 [
5 ?+ t6 n  }4 I& C7 d理清思路：# t6 ~2 u0 j( A5 Z1 b" t" X1 F

0 Z7 O+ j/ p) i1.下拉如果不接的话，负载处于空载状态下，反射系数是1，电压完全反射回去，反射回来的电压叠加在原电压上，很有可能会击穿芯片。
7 k3 s0 J" U# x% p6 h, L5 K
9 E, B9 s, @; k: O2 D1 z/ N  G3 K- J2.上拉到高电平是为输入信号提供独立的电压源，来满足电压跳变速度的要求.不过电压翻转时有直流功耗。
作者: liudows    时间: 2010-8-20 16:22
回复 5# shark4685 . q  }) h$ c- G' I, _- y& O: V

; b2 X0 c- i# U6 @; U' Q
) V3 {& Q# p" qshark4685，上拉方式是如何达到阻抗匹配的呢？
4 L+ y8 Z* D: {9 D* H
4 M7 x. e+ i" X/ E$ M' e还有，你说的“上拉到高电平是为输入信号提供独立的电压源，来满足电压跳变速度的要求” 这句话如何理解？能举个例子吗？我理解上拉到高电平为输入信号提供了偏置电压，拉高了低电平。“满足电压跳变速度”是什么意思呢？- c( b  E6 o1 q5 Z' K& W
' k" B( g9 ~) [1 x
谢谢！
作者: wowo1215    时间: 2010-8-20 17:52
恩，不错的讨论，大家可以都多参与。
作者: shark4685    时间: 2010-8-20 22:25
本帖最后由 shark4685 于 2010-8-20 22:30 编辑 * x  Z) ~2 p$ c: W

1 x7 C$ f' [) y" G$ D数字信号在传输的过程中，电压的幅度和上升延和下降沿都会衰减，
% @9 x! J( p+ o4 r0 }/ [6 W+ j- g/ u7 Z  p8 b# B' T" k
在末端上拉，可以补偿电压衰减的幅度，补偿上升时间，从而提高电路的驱动能力，9 m4 S: f( q8 y+ [1 b: a6 y. E5 F

: m5 m' P9 w( m& h7 Q$ b; Y你可以用仿真软件自己搭个简单的拓扑结构，仿真下，& x' x3 i. _: G/ r- k0 l2 j

0 V' ~; g+ O. z; _% K, l" l+ \/ h对学习这些匹配方式还是有很好的效果的！
作者: liudows    时间: 2010-8-21 20:48
上拉方式是如何达到阻抗匹配的大佬们一直没说，我也一直糊涂中。。。。。。3 [0 K3 J* f& x) M  {* h* n) T: Z
- h9 i" ~4 {! g
谁给讲讲吧。
作者: honejing    时间: 2010-8-21 21:06
如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：
3 r6 E; [3 m0 h9 D# M* {, M9 d1、为什么加入Rp以后，整个电路的阻抗 ...
3 r( W/ g  x  U; D- Qliudows 发表于 2010-8-20 00:29
1 o1 E3 g: w- v
我猜這是一個講解概念的簡化電路，若單邊上拉或下拉，會造成邏輯電平的不平衡，不是一個理想的端接，但若是把它看成 SSTL 的戴維寧端接就比較可以理解，
/ X4 g2 t5 r( p$ @其中在輸入端點同時接一個等值的上拉及下拉電阻，在高頻時就就相當於兩個電阻並聯，這個並聯的電阻值若等於傳輸線的 Z0，則為一個理想的端接結構，這就% D9 _3 C% q( S
相當於一個連結到 1/2 VDD 的並聯端接電路。
作者: shark4685    时间: 2010-8-22 10:33
实际的端接境况往往是多种结合的方式，楼主详了解各种端接的利弊，& o/ o$ e1 [) E, ^' ~9 O$ c* w+ p6 c
8 f: h4 M, }* w0 a% o
在实际设计情况中，根据PCB的设计情况，结合仿真，3 Y) c& A- o& N: `2 Z
& M$ D" ], K( v7 }
合理的添加端接是最好的办法。
作者: 于争    时间: 2010-8-22 16:32
最好自己用软件仔细看看，研究一下。5 A2 ^' n6 y' e' ~' N: j  t0 M$ A
并联端接要注意驱动器的驱动能力，不是什么片子都适合并联端接的。) S. \  E  x6 U# i0 ~; S8 y
还有注意并联端接对高低电平的影响。
作者: liudows    时间: 2010-8-23 13:29
回复 12# 于争
5 D, Q( p+ n, r% w7 W
; y4 d) N4 ]4 d0 o0 v1 k, C6 s0 m1 w2 N
    博士，刚学完你的教程呢，还没开始学仿真。现在只是想从原理上来理解。期待你的仿真教程。
作者: Gabriel    时间: 2010-9-3 16:10
  于争是那个大名鼎鼎的于博士么？？？？？？？
作者: gonethewind    时间: 2010-9-3 17:53
如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：
+ `" e: v0 U. E1、为什么加入Rp以后，整个电路的阻抗 ...# c( J) `# Y- H' ?2 L
liudows 发表于 2010-8-20 00:29

6 t6 y. C; u& R% h: H7 }) Q, _/ T# Y8 m
# b  [: G6 T% t9 l, H7 b
  电容较小，信号slew rate有限，所以buffer容抗很大。
4 Y# ?+ \, p; m. ^不过这么接，功耗也上去了



欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/) Powered by Discuz! X3.2