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标题: 请高手讲解一下并联端接原理吧 [打印本页]
作者: liudows    时间: 2010-8-20 00:29
标题: 请高手讲解一下并联端接原理吧

9 a' I. P* N( K2 y" `0 _如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：
: s% p4 Y, u5 Y. S1、为什么加入Rp以后，整个电路的阻抗就匹配了呢？' o; z3 s! p# [; K9 V9 E, J2 E: u; b
2、为什么要求Rp=Z0，也就是说这是怎么算出来的？
& I$ n7 X& [8 V" Q) h- g2 Z: n+ H) y& l; Q
请大家不吝赐教哈。谢啦！
作者: shark4685    时间: 2010-8-20 09:31
本帖最后由 shark4685 于 2010-8-20 09:35 编辑 2 [' S! {8 C" A( @

. m) M- w1 o! m6 O8 [3 ~. ?5 C其实这个问题并不难，7 N+ R0 m# Q9 g% E: W5 `
9 ~' h+ \2 s3 U* O- |' r
我们不防换个思路想想，不端接会怎么样？？？？& d- @# S* j" o+ A# W# c2 v

9 m+ V8 h/ p  k. Q. ^/ T8 _: \2 Zsorry，卖个关子，大家一起讨论下吧！
作者: liudows    时间: 2010-8-20 10:36
版主被卖关子啦，小弟急：）
3 c, t0 \; ?8 O9 _! o
9 E4 a5 n9 Q, |- e; G对于端接电阻下拉到地的方式，我的理解是：端接电阻和负载并联，由于负载输入阻抗很大，所以并联总电阻约等于Z0（端接电阻值等于Z0），则传输线和负载总阻抗基本匹配，从而基本消除反射。
6 q! ]1 C! \3 O0 ~; t; c! L, d* z; Y' w
2 Z, J5 L6 z/ ]! B2 `你看这样理解对吗？
% Z5 {5 H, v, j# S% O' T! n& P5 v' L  D% r# C9 ]- m. @
对于端接电阻上拉到高电平就不怎么理解了，请指教。
作者: joshuafu    时间: 2010-8-20 11:27
楼上理解很对，上拉到高电平是一个概念，而如果同时上拉和下拉，则相当于这两2个电阻并联，并联值等于Z0即可。
作者: shark4685    时间: 2010-8-20 12:17
本帖最后由 shark4685 于 2010-8-20 12:20 编辑 + U; B6 ^( e$ ]  a8 f
$ S. f+ C2 L% F# K
理清思路：8 _; T6 y; j+ d6 c; m
. {  u) _* q, P/ u
1.下拉如果不接的话，负载处于空载状态下，反射系数是1，电压完全反射回去，反射回来的电压叠加在原电压上，很有可能会击穿芯片。
4 |% f' ^1 H" C/ T0 h. i* |5 F3 E. n( i  r1 ~0 W6 m" [* H8 h% L8 I
2.上拉到高电平是为输入信号提供独立的电压源，来满足电压跳变速度的要求.不过电压翻转时有直流功耗。
作者: liudows    时间: 2010-8-20 16:22
回复 5# shark4685
* F- P- u, a/ Y) x
( f" D9 _6 T4 m" [/ ]' @+ L# z% Y2 j) b
shark4685，上拉方式是如何达到阻抗匹配的呢？
+ }8 w3 M% f6 ]; B9 [6 q0 s* r7 B; m% _6 i+ {% D
还有，你说的“上拉到高电平是为输入信号提供独立的电压源，来满足电压跳变速度的要求” 这句话如何理解？能举个例子吗？我理解上拉到高电平为输入信号提供了偏置电压，拉高了低电平。“满足电压跳变速度”是什么意思呢？) L  u% P3 m( w1 z6 O$ \

4 Z7 H* `1 B8 b' t% l谢谢！
作者: wowo1215    时间: 2010-8-20 17:52
恩，不错的讨论，大家可以都多参与。
作者: shark4685    时间: 2010-8-20 22:25
本帖最后由 shark4685 于 2010-8-20 22:30 编辑
% N- w8 I" [, `; ^7 v# Z* p! i/ K3 y- T8 a
数字信号在传输的过程中，电压的幅度和上升延和下降沿都会衰减，
) e! g9 w9 Q* p3 u2 M' `/ a3 D2 h+ C8 ]; G2 o- m
在末端上拉，可以补偿电压衰减的幅度，补偿上升时间，从而提高电路的驱动能力，8 X" P$ s* `0 F( u. L' U# w! |

! \1 w8 E/ A' n你可以用仿真软件自己搭个简单的拓扑结构，仿真下，5 ^7 Z8 |0 T: B  r1 B
8 I& ?" p8 p7 E. `! D/ |7 |( B% S
对学习这些匹配方式还是有很好的效果的！
作者: liudows    时间: 2010-8-21 20:48
上拉方式是如何达到阻抗匹配的大佬们一直没说，我也一直糊涂中。。。。。。
2 R5 ?; s. @% P# h8 X! P+ _. ~: r2 `& {. A' [1 G3 E/ g8 E
谁给讲讲吧。
作者: honejing    时间: 2010-8-21 21:06
如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：4 F- S4 ]2 O+ m6 E' M8 H- d/ j8 y: n
1、为什么加入Rp以后，整个电路的阻抗 ...6 g( y, e* D3 x) Y# {* p
liudows 发表于 2010-8-20 00:29

% _" Z! z, V4 H  {4 I我猜這是一個講解概念的簡化電路，若單邊上拉或下拉，會造成邏輯電平的不平衡，不是一個理想的端接，但若是把它看成 SSTL 的戴維寧端接就比較可以理解，9 z" r# Z4 _! R" a4 h
其中在輸入端點同時接一個等值的上拉及下拉電阻，在高頻時就就相當於兩個電阻並聯，這個並聯的電阻值若等於傳輸線的 Z0，則為一個理想的端接結構，這就) _. c7 V1 W! x4 {* F9 r* ?
相當於一個連結到 1/2 VDD 的並聯端接電路。
作者: shark4685    时间: 2010-8-22 10:33
实际的端接境况往往是多种结合的方式，楼主详了解各种端接的利弊，7 @  t0 d% [0 J
3 K. k: z1 b4 t0 ^3 g2 @& Z' S+ x
在实际设计情况中，根据PCB的设计情况，结合仿真，7 V4 [% x* }5 p) ?

8 W( v3 k" S  m" S9 c% e7 n. S( u; |合理的添加端接是最好的办法。
作者: 于争    时间: 2010-8-22 16:32
最好自己用软件仔细看看，研究一下。
5 i. N) x: A8 b7 ]1 A9 x1 Y6 F+ Y并联端接要注意驱动器的驱动能力，不是什么片子都适合并联端接的。  q7 _8 {' }5 Y7 L4 u$ l' z; k0 R2 o
还有注意并联端接对高低电平的影响。
作者: liudows    时间: 2010-8-23 13:29
回复 12# 于争 3 n9 q3 c) l6 w( _& z

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( d& \( `5 P" |, u    博士，刚学完你的教程呢，还没开始学仿真。现在只是想从原理上来理解。期待你的仿真教程。
作者: Gabriel    时间: 2010-9-3 16:10
  于争是那个大名鼎鼎的于博士么？？？？？？？
作者: gonethewind    时间: 2010-9-3 17:53
如上图，Rp是并联端接电阻。按照要求，Rp应该等于Z0。我不太明白：) z0 X' Q. W; G
1、为什么加入Rp以后，整个电路的阻抗 .../ t6 ^4 s' O7 w7 _; Z0 V% b
liudows 发表于 2010-8-20 00:29
' K3 x7 B$ y/ _* a8 Y2 H6 G/ M

$ H8 F8 c) l; u4 I4 X1 [) {; X. L* t0 Z: |) q6 l! Y
  电容较小，信号slew rate有限，所以buffer容抗很大。
' C, @! w$ q/ C' {; P不过这么接，功耗也上去了



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