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标题: 时钟线 走表层 还是走内层？ [打印本页]

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作者: mikle517    时间: 2010-7-26 20:19
标题: 时钟线 走表层 还是走内层？
RT~  我碰到的情况 一般都是走表层  但有的情况下 特别说明要走内层。。 这是什么原因？ 和什么因素有关? 求解~

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作者: doya    时间: 2010-7-27 09:07
对于时钟频率比较高的时钟，建议走内层。表层会带来EMI的问题。

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作者: mikle517    时间: 2010-7-27 11:42
回复 2# doya
. h7 a3 ?2 \: y' d( o

    高的频率 是指多少？

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作者: doya    时间: 2010-7-27 11:50
25MHz以上都算高的

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作者: joshuafu    时间: 2010-7-27 12:19
单线建议都走内层。差分线看情况而定

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作者: mikle517    时间: 2010-7-27 14:45
回复 5# joshuafu


9 q0 y2 Q6 C1 ^. _9 W 比如什么情况呢？

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作者: joshuafu    时间: 2010-7-28 12:15
差分不走板边，信号摆幅较高的不走表层

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作者: fancywoods    时间: 2010-7-28 17:23
走表层对SI会好一点，内层对EMI会好一点啦    其实很多时候  EMI和SI的相应对策 是互相冲突的

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作者: mikle517    时间: 2010-7-29 09:20
回复 7# joshuafu
$ s% l1 l4 {3 m8 n2 i9 @  [# d

/ u$ U- ]; x& L. R    信号摆幅高，是指频率高吗？？

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作者: mikle517    时间: 2010-7-29 09:52
回复 8# fancywoods

: N+ h- l1 D6 V/ m+ h9 i0 B
    表层走 SI 怎么会好呢？ 只有一层参考地啊

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作者: cwfang    时间: 2010-7-29 09:53
回复 9# mikle517

# T. U$ |' c  G( b
7 n% B5 }, G& M    摆幅就是电压的幅值

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作者: mikle517    时间: 2010-7-29 11:58
回复 11# cwfang

' Q0 U' X9 O6 m2 {% p
* i: n; T5 l4 c. m7 ]    那电压幅值多大 才算是摆幅大呢？ 一般是多少？

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作者: cwfang    时间: 2010-7-29 14:06
我只知道lvds摆幅为350mv，算低摆幅的。其他的还不知道，要请教joshuafu

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作者: joshuafu    时间: 2010-7-29 15:01
其实简单用信号摆幅来判断可能不太科学，更准确的应该是上升时间等，因为辐射只有在信号转换过程中才会发生。但如果你无法查到所用时钟信号的tr\tf时，就只能用所用信号的类型大致判断了，比如有的PECL信号，可能在1V以上，就需要考虑一下是否可走表层，是否远离周围的其他信号线。我的理解是，单线时钟尽量不在表层，差分时钟一般是可以的，但不是最优设计。而且所有时钟要尽量远离板边，特别是表层时钟。

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作者: cwfang    时间: 2010-7-29 17:27
回复 14# joshuafu
- D5 R' V  [$ i4 [, L9 i/ {6 d' Q
; x0 }' }' V! U+ s  |0 ]; d+ d% j
9 c- L5 v$ D( F+ \* {6 Q    单端时钟如果走线短的话，走表层应该没什么问题吧！差分时钟对抗干扰和控制emi还是比较好的，走表层应该问题不大，第二层必须是平面层

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作者: mikle517    时间: 2010-7-30 09:58
一般的晶振都是贴片的吧？ 走表层的话 就省掉via了，不知道via对时钟的影响大不大

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作者: joshuafu    时间: 2010-7-30 11:15
如果距离较短，走表层也无妨，长的话最好还是打过孔走带状线

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作者: cwfang    时间: 2010-7-30 14:28
回复 16# mikle517


  N' n/ f+ y9 I, f    其实要想知道走哪层效果好，仿真一看便知道啦

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作者: mikle517    时间: 2010-7-30 16:37
回复 18# cwfang
( V5 e7 |' d" ]' o6 I

    还没做过仿真呢，一直想学 不知道怎么开始 呵呵

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