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标题: 传输线延时的计算？ [打印本页]
作者: evervotion    时间: 2010-5-27 17:26
标题: 传输线延时的计算？
有的书上讲的比较简单就是：传输延时Tpd=L/V, V=C/(Er)^1/2，V是传输速度
- P, _1 b7 _6 ]8 V但是我在一本书上看到一个计算传输线延时的公式，却只与相对介电常数Er有关？（对吗）
2 D( V% K2 a! s1 x1 j/ }还有就是如果接收端并联电容的话会因电容的充电导致延时时间变大，如果电容的RC常数改变，延时也会随之改变？（对吧）
2 d/ Z- U7 @- }! P3 B
' {/ Q! X* z) G; c所以我想问的就是影响传输线的因素（驱动端和接收端电路、传输线相关参数等）以及如何影响的，最好有公式可以说明，; C9 \+ z" i; Z9 y" @+ a1 W0 J
: @& q5 s, E0 J4 ~3 [0 V) f6 h
文字比较多，麻烦了，, ?4 `7 T5 ?' A8 D* X' d
请高人指点下，小弟先谢过了！
作者: zly8629481    时间: 2010-5-27 20:48
有的书上讲的比较简单就是：传输延时Tpd=L/V, V=C/(Er)^1/2，V是传输速度
3 e! h( R+ N8 M    对的。Tpd=L/V。时间=距离/速度。V=C/√Er。
+ @5 u/ a& h- N但是我在一本书上看到一个计算传输线延时的公式，却只与相对介电常数Er有关？（对吗）
. t8 }2 H! C, C5 I    书上应该说的是单位长度传输线的延时，或单位时间信号传播的距离。
4 g6 s0 O8 [* h$ g4 ], d7 t还有就是如果接收端并联电容的话会因电容的充电导致延时时间变大，如果电容的RC常数改变，延时也会随之改变？（对吧）; Z) g6 j5 _/ U  N: e
    接收端并联电容的话会导致跳变沿变缓，上升、下降时间变大，没听说过会导致延时变化，如果有影响也会非常小。2 c. r. J5 }, z  m) _1 @& O
影响传输线的因素（驱动端和接收端电路、传输线相关参数等）以及如何影响的。
- H4 @. j' \+ }+ M$ B2 G' M& W    问得很模糊（有病句的嫌疑），不知道你的意思是不是：“影响传输线延时的因素（驱动端和接收端电路、传输线相关参数等）以及如何影响的。”& `' d% b# l+ A

0 c7 S+ J. z0 X抛砖引玉，欢迎大家补充。
作者: evervotion    时间: 2010-5-29 10:08
回复 2# zly8629481
. h1 s; |% a$ f. [( ~9 k
# h' P' G6 {& I
0 G  {) s+ P, {7 V    对的，是的，先谢楼上的，最后一个问题还请大家帮小弟疏通一下
作者: evervotion    时间: 2010-5-29 10:19
再补充一个，书上有说“线宽越小，两个逻辑门元件的之间的传输线延时就越小”，如果按楼上的说的话，那应该没影响啊，不知该怎么解释？请大家指点下，小弟先谢了
作者: 不再犀利    时间: 2010-5-29 12:48
很难 琢磨 的问题 啊$ V/ l) n" _- h4 t8 d8 U" R2 X
等待 高手 来 解答
, [. M+ m& e/ w1 \现在 的书 这  边 这样说% K1 ]% P+ n: O) `' }0 B. U( H
那边 那 样 说  肯定 各  有各  的 前提啊  4 Y2 W8 e; ~% z! O" r8 d
这  就是  个 矛盾哦  ( N# ^+ l$ m( J4 F: z" g/ Y3 Y- u" d" n' m
我们 只 能 凭  经验 在 矛盾   寻找  平衡
作者: zly8629481    时间: 2010-5-30 16:28
本帖最后由 zly8629481 于 2010-5-30 16:29 编辑 $ {1 O1 \5 f* I) V+ P* U
再补充一个，书上有说“线宽越小，两个逻辑门元件的之间的传输线延时就越小”，如果按楼上的说的话，那应该 ...
0 ?! h# F: ^6 `6 }) H# @evervotion 发表于 2010-5-29 10:19 AM

. O7 n& s3 I8 O0 Y* G, r0 q- ]6 N. v( d* r! n3 u- J5 }2 ^
+ L) i; H1 n$ B4 o
    百度了一下“线宽越小，两个逻辑门元件的之间的传输线延时就越小”，发现基本上都说得是在芯片集成设计上的理论。0 b+ ]& Y: g) T! d
    而在PCB的板级设计上，基本没见过考虑线宽对延时造成的影响。从SI9000计算看下来，线宽是对延是有影响。不过这种影响很小，1inch也就只差零点几或几个ps，也就是约零点几到几个mil走线的延迟。
$ y0 J. `, @8 d7 U) t    分析下实际情况：
4 ~- v& K  _/ e2 J0 I8 A6 Q         如果要等长的线走在同层，阻抗相同则线宽相同，基本无需考虑。* D' Q4 w: T3 f9 e1 I2 ^
         如果要等长的线走在不同层，阻抗相同线宽不一定相同，不过一般都相差不大。而此时你过孔换层时的过孔长度差也有几十个mil了，如果再把过孔stub对信号的影响算进去，过孔对延时的影响要远大于线宽是对延时的影响。而我们平时做等长都很少考虑过孔对延时的影响……
' R( k) y9 z8 P2 K' e  O% R; |/ W
3 @$ Y4 ?& U/ c( \  m7 b: T5 b
     不过楼主的这个帖子也让我知道了线宽对延时的影响是哪个数量级的，呵呵。. L6 |, U/ D1 T8 p" _
     PS：LS 的 空格 也  太多 了  看的 我  大脑 都 一顿 一顿 的  ……
作者: evervotion    时间: 2010-5-31 09:46
回复 6# zly8629481 ( B4 H0 S$ \# K1 ?  ^" W
# N: n$ w7 v9 U1 }# d

$ ?; F) I0 G4 `* }    谢谢了，好像可以这样解释，电磁场在不同介质中的传输速度不同，线宽不同导致电磁场在介质和空气中的比例发生变化，因而导致延迟时间发生些微改变，不过PS量级还真是够小的，一起学习啦
作者: zly8629481    时间: 2010-5-31 14:02
回复  zly8629481
+ K5 z$ M6 Z- L0 I# x" |
$ T' K. p& f1 F: Y  ?9 }
  _# y+ `# n, i8 P4 Y- W) Y1 q    谢谢了，好像可以这样解释，电磁场在不同介质中的传输速度不同，线宽不同导致电 ...7 p: n1 J. ]9 B* B" _
evervotion 发表于 2010-5-31 09:46 AM

' _; Q0 v" j) {! u# \9 x5 }+ ]/ l" ^" i8 f

+ U1 b2 J$ S5 A   ” 电磁场在不同介质中的传输速度不同，线宽不同导致电磁场在介质和空气中的比例发生变化，因而导致延迟时间发生些微改变”
9 w- ^' c; r; D5 Z同意这个观点！
作者: 草莓1989    时间: 2010-5-31 22:06
向高手学习了，又明白了一点，呵呵、、、
作者: zly8629481    时间: 2010-6-1 13:01
向高手学习了，又明白了一点，呵呵、、、
- h1 f4 R$ k* |( K, g% c/ z, M草莓1989 发表于 2010-5-31 10:06 PM
1 a/ |7 L! I4 ~4 \% H, Z
/ m. T6 ?; X8 v- M7 ~
9 U# n1 T) y9 Q) J/ P$ Z
    你是 344527980 ？
作者: mening    时间: 2010-6-2 08:41
跟sqrt(er)成反比是对的，说跟负载电容有关主要还是因为负载电容会削平边沿，导致飞行时间变大了。以上是我的理解。
作者: 草莓1989    时间: 2010-6-3 10:26
回复 10# zly8629481
  K0 q3 f) t$ d( u& N( F& b
- a% P/ q% h  F6 W1 H5 j- i/ v- d- e/ `
    是的，呵呵、、、、
作者: clk    时间: 2011-7-14 15:55
传输延迟，把过孔，不同层走线考虑进去怎么做啊？
( }" x+ Y0 l3 W6 x. Y0 S
作者: 传说影I    时间: 2011-7-14 16:41
研究出结论了吗
作者: cccccc32    时间: 2011-7-14 18:00
也想知道结论，请牛人们继续讨论啊！！！' U) t9 ^+ [* F' F  A

& w0 w; b+ @. @( H7 Z谢谢！！！
作者: longzhiming    时间: 2011-7-14 18:27
真正高手不会有时间来这里写东西的.不用等了.
作者: wangxs_song    时间: 2011-7-14 20:30
实际设计中哪有这么多道理哦！！！
& _& f$ ?9 F2 J( A都是些刚出头的小伙！
作者: eda1215    时间: 2011-11-25 09:23
实际应用中很少算的，但还是要了解的{:soso_e100:}
作者: xang1yang2    时间: 2011-11-30 20:11
拿个板凳跟着楼上的一起学习！
作者: 寻乐的狼    时间: 2014-4-23 21:03
最近在研究FPGA的时序约束，需要算出PCB延时，因此研究了下，与大家分享：2 g$ ?' C+ a2 _; R
在Er = 4.0介电质上2英寸微带线的延时约270 ps公式来计算出来，更保守的规则是使用2英寸(PCB走线长度)/纳秒(上升/下降时间)规则（此源于ADI MT-097高速逻辑的处理）
作者: 流沙    时间: 2014-4-24 11:37
单纯的一根传输线的延时是这么算的，只是因为传输速度V与传播介质的介电常数有关，所以说只与Er有关。同样因为内层外层的介电常数不同，所以同样长度的传输线内层外层有别。. y% O2 i0 |* j0 {( F
至于你说的电容的问题应该另外算的吧，我只是看到有书上说电容会延长信号的上升时间，降低电路的速度，这与电容的容值以及传输线的特征阻抗有关。
$ \2 r; E& M! C在书上还看到说信号的延时产生的原因主要是驱动过载与布线过长。不是很明白跟驱动过载有什么关系。。。
+ ^9 N( m- E* l; _: u# ]1 K0 a求高手指点。。。
作者: bingshuihuo    时间: 2014-5-14 09:45
向高手学习了，又明白了一点，呵呵、、



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