EDA365电子工程师网

标题: 请教：关于DDR部分阻抗匹配 [打印本页]
作者: may    时间: 2010-1-7 18:14
标题: 请教：关于DDR部分阻抗匹配
请问一个问题，
5 b5 b5 G; z  C  ?1 A3 wDDR部分的control command 线后面的并联上拉电阻，起到什么作用，# M3 K6 J1 O. G
是阻抗匹配吗？，但为什么放在接受端之后。
# S/ P/ q, Y/ H/ c! e6 j& ]2 F
9 L2 g& X8 X1 X1 |: X4 m另外一个，数据线的串联电阻，按理论是阻抗匹配，
+ w& q4 T, n6 {5 L  _但又为什么靠近接受端，不应该放在芯片附近的吗？
作者: may    时间: 2010-1-7 18:22
刚才抓了一个逻辑请教了一下，
; K* n. Q0 f4 Q9 l他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
- k8 a- v5 j7 p) [数据线的串联电阻因为是双向的，所以要靠近DDR那边
* Z0 _, R4 ^. m7 L# N" K% v
/ `1 W* n  K, G* }9 M9 X5 V还有大虾知道这方面的，再给解答一下，谢谢
作者: michaelw_wang    时间: 2010-1-13 06:04
1. control command 线后面的并联上拉电阻不是起到阻抗匹配的 --- the pullups are for parallel termination, which usually are placed at receiving end, they are for impedance match (50ohm).
6 u/ |7 r" }% V  S2. 数据线的串联电阻因为是双向的，所以要靠近DDR那边 --- my understanding is the position doesn't matter for bi-directional bus. putting them at DDR side is for easier/neater routing.
作者: 袁荣盛    时间: 2010-1-13 09:16
刚才抓了一个逻辑请教了一下，
2 d, I0 P3 b" V4 y: |0 i他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。7 ^2 b& p( @& e) d, F; G- P
数 ...9 \. w+ f6 @. z2 B$ R
may 发表于 2010-1-7 18:22
' ~' i- W, u" v7 k. e7 ?9 r8 k
) a% k0 i1 i3 c( J

8 ]" f/ q) M  O7 t3 W   你们的是什么“逻辑”
+ P& l- n- Z$ N- Y, V; }# u解释得一点不靠谱) s9 z. B" O- _; T" l3 t
一点不“逻辑”1 U$ N# f* C. Z5 x$ r! T0 o
作者: may    时间: 2010-1-13 10:02
你们的是什么“逻辑”
) F" ~5 e# a. B* ?/ j9 N解释得一点不靠谱: _8 n0 T) Q4 u3 _  B7 h
一点不“逻辑”3 v0 M) q# d8 k  {+ i
袁荣盛 发表于 2010-1-13 09:16
( `+ c0 C* j8 M4 a4 g* \

  Z' C2 [5 }! ]# x4 y! S    那你说应该怎样解释“靠普”呢？
0 V# V! \) K3 K3 J
2 X# a8 D8 t' C4 W1 \/ c9 f5 {
作者: frankqs    时间: 2010-1-19 15:40
你要看看你的DDR是怎样的 拓扑结构。
& @- R5 S) E) y) g并联电阻是VTT端接电阻，那个是用来吸收噪声的。对于没有DIMM的P to P拓扑，可以却掉的，但同时你要考虑一下你的DDR的驱动能力问题。没有DIMM的P to P 拓扑中数据线上的串联电阻的位置，也可以放在中间的，由两方的驱动能力强弱，器件放置等因素共同决定。



欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/) Powered by Discuz! X3.2