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标题: DDR2的走线规则 [打印本页]
作者: szheyong    时间: 2009-11-24 10:56
标题: DDR2的走线规则
各位老大，小弟才开始对此部分进行学习中。还不清楚。我有几个问题想请教各位老大一下：) s3 e7 d; F8 r" O( Q
1、在CPU（主频）和DDR2都确定的情况下，如何来确定CLK的线长问题？这里面是否有一个关系在里面？如有，那是一个什么样的关系？可否用数学式来进行表达？. o+ `2 a# @* d, c1 ~6 e& \
2、如CLK的线长确定了，那数据组的线长是否就可以确定了呢？那这两者间是什么样的关系？可否用数学式来进行表达？8 g! y! K  I2 e# a9 d
2、如CLK和数据组的线长确定了，那控制组和地址组的线长是否就可以确定了呢？那这几者间又是什么样的关系呢？( U* @5 n: K% W8 n, l( B! j( e( i
4、我想知道在这部分的学习中很重要的一点就是要满足时序，那为什么时序这么重要？否则的话，就可以所有走线都等长就可以了。; Y  ]  b7 {5 \! w9 i
( E: R8 t% j9 R7 P' S! s
  以上是小弟的一些问题，不知是否问到了重点？如没有，还请各位老大多多指教！
作者: yawyw    时间: 2009-11-24 20:03
你所说的CLK 是指DDR2 Clk 吗?2 C& r) E( u: m) ]- {( u- Q, _
如果是,DDR2 Clk 长度和CPU 频率是没有关系的
/ r6 F% T, C9 MDDR2 其他信号(Data, Address, Command, Control信号)长度都是以Clk 信号长度为参考的( X; w0 I2 E# t" M1 y
具体数据我忘记了,可以参考Design Guide,
作者: hanbingchong    时间: 2009-11-29 21:44
所有走线都等长，那这个板子就不用做了，specing is money!!!!
作者: szheyong    时间: 2009-11-30 18:15
等长不是目的，满足时序才是最重要的，我想说的和想了解的就是这个？
作者: partime    时间: 2009-12-8 20:58
各位老大，小弟才开始对此部分进行学习中。还不清楚。我有几个问题想请教各位老大一下：
/ T* k0 r6 P% ^% B$ r4 }8 ^1、在CPU（主频）和DDR2都确定的情况下，如何来确定CLK的线长问题？这里面是否有一个关系在里面？如有，那是一个什么样的关系？可否用数学式来进行表达？2 f8 O% p- h- H( L- f+ R. S
! o' w* i$ g7 C" U0 m' _* Z2、如CLK的线长确定了，那数据组的线长是否就可以确定了呢？那这两者间是什么样的关系？可否用数学式来进行表达？4 f6 U/ K3 y1 r8 u; E, Q
2、如CLK和数据组的线长确定了，那控制组和地址组的线长是否就可以确定了呢？那这几者间又是什么样的关系呢？
  N+ i6 E5 h) w, K# B/ X( U" t/ W4、我想知道在这部分的学习中很重要的一点就是要满足时序，那为什么时序这么重要？否则的话，就可以所有走线都等长就可以了。
1.ｃｌｋ的线长/时序跟主频没有直接关系。看ddr ram控制器。
! I# g0 o* G  G' J2 R2. clk线长确定了，数据长度范围也确定了。
/ j  X6 ?* i8 k7 Q３、地址，控制也可以确定长度范围。不过这个范围应该比较宽。4 H) J2 e7 D2 t4 c8 a! D
４、时序不能满足，就不能满足芯片正常工作的要求，芯片不能正常工作，那么...。另外，满足时序要求不是说所有线都等长，这个没有必然关系。; h+ j$ w5 M$ y  i/ f6 Q* y# N( N
时序，就是用数学算出来的。但，手工计算很复杂，算不准。所以，时序是需要仿真仿出来的。如果，简单手工算一下就可以，做仿真软件的都可以去喝风了。
6 C: a# a( b% N- H/ n' T& EＤＤＲ算是高频，满足时序的情况下，不是要求线都等长。要明白ｄｄｒ的含意，取样在时钟的中间最好，所以，时钟要比数据慢1/4周期的。如果芯片内部未作任何偏移，时钟比数据要长很多（ＤＱＳ也是时钟）。关键是看控制器。
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- D: P4 W# ^8 v
作者: burtlin    时间: 2009-12-12 21:31
学习了,顶一个先
作者: xiaopang99888    时间: 2010-7-24 10:41
ding
作者: michaelmmq    时间: 2010-9-17 21:36
5楼正解
作者: careywang    时间: 2010-11-11 11:51
:):)
作者: clp783    时间: 2011-3-6 16:52
路过的
作者: csj168    时间: 2011-3-7 21:21
太高深了  不懂  
作者: freshforce    时间: 2011-3-26 12:31
仔细计算，看看设计。
作者: freshforce    时间: 2011-3-26 13:16
最好的，特别有用
作者: bbsidking    时间: 2011-3-27 20:05
CLK不能比数据组合命令组的线短，不然不容易满足建立时间的要求
作者: xiaoyong_21    时间: 2011-4-8 13:07
其实这个很容易确定的，CLK和地址控制的同步系统，1T时序需要在下一个时钟周期采样，通过这个时序可以计算出理论上最多能走多长，一般控制在5000mil以内问题不大
, p( G1 y7 N2 UDO和DQS是源同步，分组做等长就好了，控制器会控制时序3 |/ w0 ~- j) V0 j
DQS和CLK之间可以相差+-25%的时钟周期
作者: wgxold    时间: 2011-4-11 16:17
看主控芯片的layout guide吧，那个比较靠谱，因为不同的DDR controllor可能不一样，虽然控制目的都是要满足DDR时序
作者: duxiongguang    时间: 2015-12-17 14:48
~学习了
作者: OwlOne    时间: 2016-1-20 22:31
顶一个先



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