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标题: 问一个关于从Capture生成Allegro的网表的问题 [打印本页]
作者: kxw102    时间: 2009-8-25 20:42
标题: 问一个关于从Capture生成Allegro的网表的问题
本帖最后由 kxw102 于 2009-8-25 20:45 编辑
5 x% i- G$ m' G/ Y) b% X6 c1 g6 D5 ^
如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
# R( O2 q( N" f- z, fPossible pin type conflict
3 ]+ u4 `3 s# E  y2 JOutN Output Port Connected to Power
5 ^' \, w! W/ _$ B1 }) m
3 p9 S- r) [1 z! C; t/ t2)ERROR:  [DRC0010]  Duplicate reference V1! O& s% ~  h9 v: T$ w9 j+ N
还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿
# E+ z4 i  X) N; L2 H! F0 E0 G# x! b5 S; A5 ?
  ?# Y9 u  q7 L) D/ O

# ~: i( o& K7 v. F9 z8 X+ x; ]: D+ Y  c3 l4 z6 K

6 s+ }- O% ?, }
1 p. E# U1 u1 r9 R' h5 x
0 h# @9 O: d5 g0 N2 @. v* N
2 z. z' E0 x% ~& f5 P% z' I# v" s顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？
作者: kxw102    时间: 2009-8-26 01:06
不知道大家有没有看懂这个问题，谢谢大家的回复。
' W1 S* t) z( T我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？



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