问一个关于从Capture生成Allegro的网表的问题

kxw102

& d2 z+ E# q( _8 t- v1 W& g如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
3 L6 \  z8 z/ Q( mPossible pin type conflict
8 }. n. b7 b: q" z6 l5 A7 |1 K& J, WOutN Output Port Connected to Power

2)ERROR:  [DRC0010]  Duplicate reference V1
6 V! ~8 l) p( D8 Y+ r" Y6 M, b" a还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿

# s  G) G' d7 c7 b/ {) c4 y+ p5 R! M
  n7 E8 u. K' n- t" G
9 y; g: [  S' E+ `6 n9 |1 B  Q


, H  ?$ ^3 {* }/ e" |# c* D

, g" o$ O8 ?0 Z3 N4 L顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
, r5 o& K0 U% i5 m& ~- w3 X我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？