EDA365电子工程师网

标题: allegro约束设置问题 [打印本页]

作者: rx_78gp02a 时间: 2009-8-24 19:29
标题: allegro约束设置问题
在约束管理器的electrical constraint set设置下,wiring子项中的layer sets有什么作用?查找文档没有相关的说明

QQ截图未命名1.jpg (34.25 KB, 下载次数: 1)

QQ截图未命名2.jpg (26.13 KB, 下载次数: 0)

作者: rx_78gp02a 时间: 2009-8-24 19:31
打开layer sets后出现如下的设置项,该如何设置,layer sets起什么作用

QQ截图未命名3.jpg (27.29 KB, 下载次数: 0)

QQ截图未命名4.jpg (31.57 KB, 下载次数: 0)

QQ截图未命名5.jpg (68.36 KB, 下载次数: 0)

作者: rx_78gp02a 时间: 2009-8-25 15:33
没人知道吗？

作者: rx_78gp02a 时间: 2009-8-26 19:05
本帖最后由 rx_78gp02a 于 2009-8-26 19:18 编辑

还是不明白layer sets是用来干什么用的,能说说吗?规定层别是什么意思?是不是用来规定指定的走线只能在指定层面布线?

作者: rx_78gp02a 时间: 2009-8-26 19:28
layer sets在交互布线上比较方便,比如设置一clk的layer sets为top层,那么布线时如果当前layer不是top,在布此clk的时候软件会自动切换到top层,减少了手动切换层面的麻烦,不过发现即使设置为top曾(没有包含其它层面),同样可以手工切换到其他层面(layer sets不包含的层)如bottom,看到5楼可以检测layer set的drc,但是我打开了drc同样没有检测功能,即layer sets不是强制限制布线层!

欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/)