Unconnect pin 和Unconnect net 问题

hdjun

/ y) V: W' W2 q' ^7 ]最近画板子，发现一个很奇怪的问题：allegro 在处理via 打在 pin 上的（如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下，是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查，并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了，也就一直没有再报unconnet net 错误。最近要投版了，发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了，甚至将一些有cline 连接via-pin 的地方的cline 删除（当然这些via和pin是接触的），也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗？？？？还是哪里有设置呢。更为奇怪的是，更新padstack后就有unconnet net了。。。奇怪。。。。
$ Y; V# I$ b. j( v& L1 G) Y

LISTING: 1 element(s)
. D- z$ m) H; x5 F  {1 g" l" i           < DRC ERROR >           
% C. E( f  O. |% `6 r  Z/ D( f+ b  Class:           DRC ERROR CLASS
  Subclass:        BOTTOM
2 ]% |( V7 o# `+ \4 g" Y  Origin xy:       (185.00 6666.93)
  Constraint:      Soldermask to Shape Spacing
( q5 r9 F8 E2 h" r* Q( o  Constraint Set:  NONE
2 N" M/ x; ^: z, |! r' q) |  Constraint Type: LAYOUT
" B# o6 D5 X/ x0 P; z+ l  Constraint value: 0 MIL
  Actual value:     -135 MIL
9 i3 L& @7 N" [9 y# z4 W  - - - - - - - - - - - - - - - - - - - -
# O0 [! Z  z1 A7 e3 s* e) R% L  Element type:    SHAPE
  Class:           ETCH
  Subclass:        BOTTOM
  l9 G/ T+ c& I8 ]7 o) I% s; E  Part of Net Name: N00850
5 W$ p5 S6 g* f0 n' |  - - - - - - - - - - - - - - - - - - - -
  Element type:    SYMBOL PIN
  Class:           PIN
  PIN:          J6.1
  pinuse:       UNSPEC
  location-xy:  (250.00 6666.93)
  part of net name:  -12V
& F- l9 Y" a. ~" E! c, Z  - - - - - - - - - - - - - - - - - - - -

tuzi405

盼高人来给你解决吧。
$ s; ]6 E9 `7 Y+ s0 V6 Q
我从来没碰见过这个问题，因为我从来不在pin打via，
* r9 z; E0 n  v5 J. jpin打via严重影响焊接的质量，直接导致器件虚焊，会给后面的调试带来很怪异的问题。

hdjun

BGA的电容，不打在pin上不行啊