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标题:
vhdl 信号赋值语句的时延
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作者:
chenqinte
时间:
2009-5-30 08:27
标题:
vhdl 信号赋值语句的时延
本帖最后由 chenqinte 于 2009-5-30 08:42 编辑
0 A0 q) F+ }8 `
+ f/ y1 g5 _2 h. h: k9 h7 }5 W
很简单的一个赋值语句:
7 @7 l% T% q3 x8 j4 ]3 A
temp_clk<=clk;(signal temp_clk:std_logic)
8 @5 B- h$ l0 D/ q
它的时延会是多大;
& q5 P$ D6 p4 E4 c( f
process(clk)
: d$ i( S0 s$ B1 B2 P$ y w; c
.........
$ k* Z: g# C% [
if rising_edge(clk) then
1 v9 ^8 [1 v' C3 p
temp_clk1<=not temp_clk1;
+ Z; G# d! W$ Y; M R7 O
end if ;
8 ~- x1 e1 b/ v; U
tclk<=temp_clk1;
9 ~' v; }- g, b( _* f5 X
end process;
; w+ f0 R9 a( V
如果用该语句实现clk的二分频,那实际出来的二分频是在clk的什么位置上跳变;是在clk的下降沿跳变吗???(赋值语句有时延,肯定不会在clk的上升沿马上跳变)
+ s q D$ x; v; \/ I( t9 b0 U6 V
上面进程中,tclk与temp_clk1的时序关系又是怎么样的;
) b$ ]0 U0 p, W& p5 a+ A
在学vhdl语言,碰到了时序问题,一直有疑惑,请大家指教,谢谢
作者:
plaserjet
时间:
2009-7-9 19:37
clk上升沿跳变吧，功能仿真可认为无时延，时序仿真会有时延
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