EDA365电子工程师网
标题:
检查网表
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作者:
ky0127
时间:
2009-5-19 12:48
标题:
检查网表
请问各位你们检查网表的么?
1 s( v0 w6 [0 p5 a5 r9 Y
是不是在allegro里把网表导出来 然后在和原理图上一个一个的对比呢? 是否有简单一点的方法呢?
: A) ~7 i* s2 f0 L9 R3 Z3 I4 z8 w3 `
这两天看在查这个眼睛都查花了。。。 谢谢了!!
作者:
YYY
时间:
2009-5-19 16:59
本帖最后由 YYY 于 2009-5-19 17:02 编辑
( i, M4 r: g$ O) ~
2 Z2 ~* [9 @5 A- i
为什么要检查呢?
- D& m3 Y5 u, }) Q3 F& B
把最新的原理图重新产生一下网表,重新导一下不就可以了???
作者:
叫布什动我啊
时间:
2009-5-19 18:13
有的公司是要把最后的原理图和brd FILE文件做比较的。
作者:
ky0127
时间:
2009-5-19 18:54
是的要做比较的 但是感觉用处不是很大啊 楼上有没有什么比较简便一点的方法..
作者:
chenxztiger
时间:
2009-5-20 09:39
为什么要检查呢?
- j6 ]# e6 j/ Z# ?3 m" @
Allegro导入网表是很严格的。我做了4年手机layout都没发现有问题。
作者:
ky0127
时间:
2009-5-20 20:14
主要是害怕信号名连接错位。。。
作者:
shirdon
时间:
2009-5-20 22:01
同意
5#
chenxztiger
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