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标题: 是高手的就进来看看 [打印本页]

作者: chenqinte 时间: 2009-4-14 08:28
标题: 是高手的就进来看看
本帖最后由 chenqinte 于 2009-4-15 21:37 编辑

帮我解释下这两张图,谢谢

作者: forevercgh 时间: 2009-4-14 09:35
兄弟，你的图在哪？？？

作者: jimmy 时间: 2009-4-14 09:40
你的这个图片是来自QQ空间的.而且只是一张图。

QQ空间的主页是：qzone.qq.com

作者: liqiangln 时间: 2009-4-14 17:20
晕倒，请把图转过来。

作者: cherry5767 时间: 2009-4-14 23:05
哈哈

作者: chenqinte 时间: 2009-4-15 21:37
图已经上传了,不好意识啊

作者: wakinoda 时间: 2009-4-16 12:29
解释硬件原理？这个可以查FPGA的手册

作者: chenqinte 时间: 2009-4-16 16:21
在实际设计中,按照上面标准的画法设计的话,输出的信号不理想;把50ohms的上拉电阻换成36ohms结果就行了.我想问的问题就这个,为什么会这样.上次信号的频率是1.25ghz.这次我们打算做2.5ghz的,这时碰到上拉电阻不知如何确定的问题了.上次是成品板做好后,通过硬件调试才ok的,这次想在软件仿真中就解决这个问题,我用的方针软件是hyperlynx

作者: wakinoda 时间: 2009-4-16 17:27
首先回答为什么：其实就是termination的选取造成不同的反射影响SI。
不过我有两个问题，针对你的描述：
1.你所说的50Ohm上拉根据图里来看应该是internal source termination，你们是通过寄存器改变Driver内部的电阻？
2.Hyperlynx我接触的很少，不过据我所知它是有sweep功能的，尤其碰到这种匹配难以抉择的情况最适合用这个功能。不知道LZ有没有尝试过？

作者: forevercgh 时间: 2009-4-16 18:21
hyperlynx有sweep？？？
SQ貌似可以sweep

作者: chenqinte 时间: 2009-4-16 18:29
本帖最后由 chenqinte 于 2009-4-16 18:45 编辑

50ohms的上拉电阻,我们接在外面的,可以通过更换电阻就可以实现.原因可能是我们的器件内部没有集成.还有你说的sweep我还没用到过,hyperlynx是我自学的,怎么用还得向你请教.我有在用terminator wizard来选着端阻抗.不过这版本对上拉这种端接方法不能分析,也是继郁闷.我还有个问题就是在我仿真时,在选中其中一对差分线时,差分线中会出现虚线,请指教是出了什么问题.图在下面.

作者: chenqinte 时间: 2009-4-16 18:32
本帖最后由 chenqinte 于 2009-4-16 18:48 编辑

作者: wakinoda 时间: 2009-4-17 08:30
是的，SQ也可以sweep，但我觉得没有hyper的好用；不过我是最近看到8.0版本，以前的版本不是很清楚有没有sweep，但termination recommendation是有的。

hyperlynx有sweep？？？
' q5 b, d. h2 l0 USQ貌似可以sweep
( G' \! N1 f7 Hforevercgh 发表于 2009-4-16 18:21

作者: wakinoda 时间: 2009-4-17 08:33

50ohms的上拉电阻,我们接在外面的,可以通过更换电阻就可以实现.原因可能是我们的器件内部没有集成.还有你说的sweep我还没用到过,hyperlynx是我自学的,怎么用还得向你请教.我有在用terminator wizard来选着端阻抗.不过 ...$ J& b9 U7 k( P2 M- s
chenqinte 发表于 2009-4-16 18:29

不敢说请教，我对Hyperlynx的了解恐怕不比你多。我所知道的是基于新发布的8.0版本是可以进行sweep仿真并结合wizard找到你想要的电阻值。
希望有Hyper的高手来看看

作者: chenqinte 时间: 2009-4-17 09:18
你有8.0版本的hyperlynx,那我去下一个.不知道能不能计算出来.还有虚线的一些问题,请大虾指教

作者: liqiangln 时间: 2009-4-17 10:05
我简单介绍一下原理，CML那边是不需要上拉电阻50欧姆的，你看他图上画的上拉电源的名称，就知道那是内部电源。
LVPECL电平，有2个特点就是需要直流偏置和电压嵌位。所以在做输入的时候需要电压嵌位(VCC-1.2V),所以通常是82/133电阻分压，同时戴维南原理等效50欧姆阻抗。
而在输出的时候需要直流偏置，因为是射级输出，你没直流回路，就没电流了。所以一般下拉100～200欧姆的电阻。

作者: liqiangln 时间: 2009-4-17 10:06
下次问题询问的时候，别把题目写的那么厉害，一般人都不敢进来的，问什么就写什么好了。

作者: chenqinte 时间: 2009-4-17 10:47
恏我清楚了,戴维南原理等效50欧姆阻抗,单单就是走线的特征阻抗Z0吗.在像这种差分布线当中,不是会有一个等效的耦合阻抗Z1.那么这条走线的实际阻抗就应该是Z0-Z1的值即是Zodd.那在实际仿真中是要把Z0定为50,还是要把Zodd定为50呢,就按照这张图的理解

作者: chenqinte 时间: 2009-4-17 10:55
我一直找不到1.5V电源的CML的ibs model,可以的话,哪位达人帮我找一下

作者: liqiangln 时间: 2009-4-17 11:09
在实际仿真中是要把Z0定为50,还是要把Zodd定为50呢,就按照这张图的理解
liqiang:这个没那么精准，差分中单端线一般在50多一些，具体值你再调大一些。55～60，还根绝线距离有关。布局很重要，切近。

作者: chenqinte 时间: 2009-4-17 12:43

这是阻抗计算的一个软件,其中有一项我不知道是什么.就是caoting above trace,有人跟我说这是板子做好后,在扳子喷的油墨,不过我计算了下他的值会改变阻抗的值.所以我自己推测这可能是覆铜,但也有人跟我说走线上不会覆上铜的,因为走线本来就是铜线.脑子比较乱,不知道这是什么,请大家指点

作者: wakinoda 时间: 2009-4-17 12:53
了解PCB的制程，简单的说是有锡和绿油的；这个是Polar,其他软件也都有相应的一个参数

作者: chenqinte 时间: 2009-4-17 13:23
本帖最后由 chenqinte 于 2009-4-17 13:37 编辑

这么说,这个肯定不是覆铜喽.ok了解了.
那还有个问题,为什么有的电路,它选择接一个上拉电阻呢.还有的我就更难理解了

作者: wakinoda 时间: 2009-4-17 13:33
你图里面的文字不是解释得很详细了么呵呵

作者: chenqinte 时间: 2009-4-17 13:41
本帖最后由 chenqinte 于 2009-4-17 13:43 编辑

不是,你帮我看看为什么我发的三张转换电路图,有的接上拉电阻有的不接.还有就是是上面两张电路图的上拉电阻还不一样.为什么,其中到底有什么区别,才会出现三种不同的接法.谢谢指教,越详细越好

作者: wakinoda 时间: 2009-4-17 14:17
其实上面三个图都是不同type的互相转换，譬如serdes转lvpecl和lvpecl转serdes，由于驱动内部的电路不同，其bias电路（或者说termination）也就不同。无论如何变化，其本质都是为了达到偏置和匹配的作用。我觉得你可以去altera下载一些典型的FPGA手册和model研究下，里面对这些内容都还讲的满细。

作者: chenqinte 时间: 2009-4-17 14:46

我觉得你可以 ...
6 G: c5 G/ c7 {3 s0 S0 A: ?- mwakinoda 发表于 2009-4-17 14:17

你能把这些资料上传或发到我的邮箱吗,我的邮箱是304721343@qq.com
我也找了一些资料看,很杂,越看问题越多
希望能看看一些比较系统的,标准的

作者: wakinoda 时间: 2009-4-17 15:35
我也没有收集这类interface type转换的资料，都是在厂商网页上看。这种类型的问题不妨单列出来到硬件版，那边应该有硬件工程师有比较完备的资料。

作者: chenqinte 时间: 2009-4-18 08:30
请hyperlynx仿真高手帮我看看,为什么在我仿真时,选中其中一条高速线时,高速线中间会出现虚线,而选中其他一些高速线时就没有这个问题.还有就是我在仿真软件中,如何才能体现出过孔的存在.谢谢,急

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