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标题: 深入了解 pull high 电阻！ [打印本页]
作者: net_king    时间: 2009-4-1 16:17
标题: 深入了解 pull high 电阻！
这些电阻在电学上是做什么用的？6 E: _- p$ x( }. z4 J0 m
是否是传说中的pull hig?
, e( Q# L8 `4 Z& R' {7 m- spull high 与终端电阻是同一个概念吗？$ s+ E6 T2 V) e
虑波用吗？还是加电压？4 e4 d+ I9 {0 N1 [0 W$ u4 Z
最重要的问题？如果 在pcb中做走线的等长是否需要加上交叉点到电阻的长度？

pull-high.GIF (52.73 KB, 下载次数: 5)

pull-high.GIF
作者: kljy911    时间: 2009-4-1 16:51
上拉电阻,增加驱动能力
作者: forevercgh    时间: 2009-4-2 14:41
1.提供端口默认状态/ g7 H+ O  ]& T! ]  z+ U/ r
2.OC,OD门
, t0 w" u. q2 F- f' Q7 D9 \- y6 ~3.阻抗端接
; `- N) l" [; v" g4 Y) _$ Q. k* z' m# n' Q
等长设置在pin pair之间设置比较合理，也就不包括了上拉引入的stub
作者: liqiangln    时间: 2009-4-3 09:27
不过上拉49.9欧姆这个值比较奇怪，能知会一下这个FPGA的IO端口是是什么电平吗？, j$ A4 N. e( N& J5 a, @, h
如果是1.8V的HSTL/SSTL 通常是上拉到0.9V的，如果仅仅就是简单的上拉，那么通常是利用弱上拉的原理，上拉1K/4.7K, 这样有状态保持和驱动能力1.8/1K= 1.8mA的能力。
作者: net_king    时间: 2009-4-3 20:43
本帖最后由 net_king 于 2009-4-3 20:50 编辑
$ K) G' T7 I2 X1 J. P) N
1.提供端口默认状态
1 t2 V- |- v5 v- y$ V* x2.OC,OD门
7 J" a' _6 G: X8 X5 i9 G3.阻抗端接
  y! L* U& _& Z4 y$ k. F; O$ g- `% d
等长设置在pin pair之间设置比较合理，也就不包括了上拉引入的stub% ?8 C/ L  L, _2 o* c0 u/ U  T
forevercgh 发表于 2009-4-2 14:41
$ T1 [/ n" s: `5 Y/ s+ j# ?
其中
8 }) E' C3 ?' }3 z2.OC,OD门" b( W( J( w+ @' I9 t
3.阻抗端接
' [8 J/ D' d0 t' Y9 V这两个概念比较陌生！
3 n5 s8 t$ U5 Y. t; T4 z3.阻抗端接 在pcb上，表现为什么呢？
9 O- r/ {/ Z' j, ~: y谢谢！3 g; |; G! ]& Z/ D: ]9 {: \! U
FPGA的IO端口
! Q; X0 ?) I- ]( X- H! n这个说明也比较陌生！指的是rj45吗？还是pci-e？又或者ddr？ 分别是3.3v，2.5v，1.5v.
作者: jesuswilliam    时间: 2009-4-11 14:34
OC，OD，指的是open collector，open drain，分别是三极管的和场效应管的一个极，如果在芯片内部open的话，没有上拉是不能产生偏置电压，也就无法开启三极管或者场效应管，输出电流。
1 Y2 T6 x/ \0 R) i
, y; s2 ^. i9 O( W' I) ^! [- {阻抗端接，指的是对于高速信号，对于阻抗匹配的要求会很高，否则会产生反射，造成干扰，要在源端（吸收二次反射）和终端（吸收一次反射）进行端接，尽量达到阻抗的匹配。
* r, r$ c+ V1 G$ M" ^$ Z' U% b  T% a) D3 Z1 A5 _/ b/ L: H5 k
至于FPGA的端口。。。FPGA的管脚可以自己定义，所以都是双向的，就是IO，可以输出可以输入。
作者: hust_yojin    时间: 2009-4-30 16:59
图中的芯片好像是FPGA，但是为什么要用49。9的上拉电阻呢？如果单是上拉的话用K级以上的电阻比较合适，因为49.9的电阻在信号电平为低时耗电很大！做传输线匹配么？ 但这种匹配个人感觉不合适。
作者: hust_yojin    时间: 2009-4-30 17:00
楼主请先确认你这个原理图的正确性



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