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自从盘古开天地，三皇五帝到如今。似乎自打我们接触PCB设计，蜿蜒蛇行的等长绕线就是挥之不去的噩梦。大家都知道等长的目的是等时，那么为什么要等时呢？什么样的信号才需要等时？等时的误差要做到多少才满足要求？这便是今天的主题——“时序”。 ; D5 j8 _/ T' l& a0 R# X* ^ 0 i& U* J" ~4 ^1 v& W$ r% K4 Y* a9 L x3 @2 L3 O* ^, U 01' y O, {0 M' u4 y% s' U
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并行通信和串行通信是两种常见的数据传输方式，如果把线路（通道）比作道路，几辆车齐头并进的前进方式是“并行”，一辆一辆鱼贯而行的就属于“串行”了。在早期I/O速率都不高的情况下，并行通信的速度要比串行通信的速度快得多，效率也更高，耗时更少。对于并行信号而言，时序问题出现了，如何保证通道上的数据同时被接收芯片准确的捕获？什么又是共同时钟时序？《高速串行简史（二）：并行通信之系统同步方式》 8 T, ?* B& R( ^' z7 Q7 M5 f) `2 `4 S ! g/ d+ a3 r$ F/ W+ ^; x! Z% A4 ^' e$ x5 d' O5 x u
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共同时钟的并行总线，虽然现在还有一些诸如常见的Local bus总线等应用，但已跟不上高速设计的需求，目前使用更加广泛的是源同步总线方式，比如，DDR信号。源同步时钟总线的时序要求主要是分组等长。但是等长只是满足了静态偏移，影响更大的是动态偏移，也就是SSN，ISI，Crosstalk等，不能过度强调等长（+/-1mil），而忽略了其他更重要的设计要求。究竟源同步方式是如何改善系统同步的先天不足的呢？《高速串行简史（三）：并行通信之源同步方式》" q G* V+ M" S# A ( V4 C- Z9 V9 {& o, J# S9 T , l! h5 b' [+ J* ] 1 |2 I5 o0 i. L2 T: i0 P V# ~% O8 r+ l& b1 a5 R 03" H( t0 D5 p* `/ O. D
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. l. i: b) g1 C对于DDR总线，地址/命令/控制信号都是参考时钟信号，数据信号参考DQS，这些信号波形的相对位置之间存在一定的约束。想必大家对这类信号的等长要求早已烂熟于心，可是，等长绕线对于信号波形之间的关系会产生什么样的影响呢？《DDR时序学习笔记》 ' p1 ?! q' ?" l+ t. I' T) v. ^0 x6 h
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设计从层叠开始9 D6 D+ o' @ i2 H" t
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