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分立器件3：如何使得三极管输出波形的边沿变得陡峭(加速电容)
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作者:
admin
时间:
2019-9-27 15:08
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分立器件3：如何使得三极管输出波形的边沿变得陡峭(加速电容)
这是一个锂电池充电管理芯片，图中Q2,D5,C9的用法是保护Q1吗？分析起来也不像？是利用PN结当作温度补偿吗？也不像，我只觉得电流增大时，R12两端压降增加，C9的作用下，是Q2Ub略滞后于Ub，结果还是发射极反偏，根本没有提供电流回路。不懂了.
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楼主:
如上图，问题是，输出端的波形下降沿和上升沿不可能是垂直的，有个斜率，如何减小这个斜率（就是让边沿陡一点），我说把基极对地的电阻加大一点，他说不对，还说让我加个东西就行了，想不出来，我想了一下不可能是电容，二极管也不太对，真的没想到好的答案，晕死，这么简单的电路想不出来
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谢谢各位了，哎，加个电容，我原来还看见过这种电路的，怎么就没有想起来呢，说一句，那家单位是做伺服的，主要想想这么简单的东西不太会问的，疏忽了
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BE间的电阻还有个很重要的作用，那就是泄放PN结电容存储的点荷，使晶体管很快地从饱和区进入截止区，在高频或晶体管频率太低时，这电阻尤为重要，对输出上升沿影响很大（假定是反相用法），电阻应该减小，真正的高频电路中甚至小到几十欧。
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要加个东西，使边沿陡峭点，又没说是什么东西，那就再输出端加个门作缓冲器吧。
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在基极限流电阻旁并一小电容，能加速三极管的开关动作。另把集电极电阻减小，能显著加速输出的上升速度。改变基极的两个电阻阻值，在特定条件下也有一定的效果。
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在输入电阻上并联电容有一个前提条件，就是信号源内阻必须足够低，否则作用不大。仿真里的是理想信号源，内阻为0。
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频率高才比较明显，我测试的波形频率为500hz，难怪都是很正的方波呢。当加大到1M的时候，加不加电容效果就很明显了。
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根据内阻,要调整参数:
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无肖特基箝位
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从上面的讨论可否得这样的结论:
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要提高输出脉冲的前后沿速度,就要加大激励信号,又要避免晶体管深饱和造成存储延迟,于是:
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1.用电容加速,只在前后沿大激励,即提高了沿的速度,又不至深饱和
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2.整个脉冲大激励,提高沿的速度,用肖特基箝位来避免深饱和.
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就上面的电路参数仿真看,电容对沿的加速作用似乎更明显.
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1、加速电容构成微分电路，利用电容两端电压不能突变的特性让输入瞬间的变化量直接引入到三极管基极，用过冲加快三极管的状态变化。等过渡过程结束后又回归到两个电阻的直流分压，所以电容不影响饱和深度；
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2、在基-集间加二极管箝位，可避免深饱和，给三极管节省了从深饱和退出的时间，使整个导通→截止的变化曲线平移提前了。即使不用二极管箝位，根据输入电平适当计算两个基极电阻的比值，也能避免三极管深饱和。
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