作者: ljb_s1 时间: 2009-3-25 21:22
初学者,不懂,先看看作者: kljy911 时间: 2009-3-26 16:39
感谢分享作者: quaid_wang 时间: 2009-5-19 13:19
good good study...day day up...thank you作者: lilinyf 时间: 2009-5-29 10:49
收下,顶了作者: longchaoe 时间: 2009-6-5 09:50
看不懂啊,怎么办?作者: wcn312318697 时间: 2011-8-26 17:20
很好,值得参考,谢谢楼主的分享哈!作者: blue_dh 时间: 2011-8-30 16:53
能看懂一点,差距还很大啊. u& ]- M3 V0 j3 L( u n: i1 a 作者: wcn312318697 时间: 2011-9-5 20:28
疑问点:Access time from CLK (pos.edge) CL = 2 tAC(2) 6 ns 6 A. d5 ]% k; l- T. A$ [Data-out hold time (load) tOH 3 ns 0 - X& i. n I8 Q; D: L实际上上面的数据也就是说相对于SDRAM的时钟上升沿,数据输出保持时间是3ns,数据建立时间是(10-6)=4ns,100M的周期是10ns& l7 z5 M* T9 C9 v) \
从9260给出时钟信号上升沿到数据出现在9260的引脚上,由于走线会有一定延时,使得SDRAM的输出时序在9260 看来,建立时间和保持时间的(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA)),Tpd(CLK)是时钟线走线延迟。. r7 C( O2 e" Y5 _
# N6 |9 s' V, }1.对于SDRAM输出数据,我们不是应该去关心9260接收端的数据建立和保持时间吗?那么以上所指的‘对于SDRAM的时钟上升沿,数据输出保持时间是3ns,数据建立时间是(10-6)=4ns,100M的周期是10ns’是怎么说法??6 u. X7 }4 ?2 |" A/ U+ C$ B