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标题: FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable) [打印本页]
作者: Quantum_    时间: 2018-6-25 21:18
标题: FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)
本帖最后由 Quantum_ 于 2018-6-25 21:19 编辑 # O( |4 s7 i/ Z! J4 j

9 @$ t( m* V, X" @1. 第一次, 阅读SI 报告, 有如下几个问题.
5 l( Z8 x+ ~4 B    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)) f( Z% i. `: o. c; u3 n$ m
    b. 图片2中, 所示的时间261ps 是指什么时间.$ x. o2 |0 h) v: T5 {
    c. 为何图片3中的worst case 不是261, 而是324 ps?
3 S: n' W, L: e2 J8 Z9 f2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
! z! J0 a# ^1 v
8 y" ^# n% P! c* W9 T# Z  `3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?
# M: z2 E2 S3 U" c  i    a. 是走线长度有问题吗? 长了, 还是短了?
* j) D2 G) m/ n5 T2 \    b. 可是, 我查看长度表格, 却是正常的范围.' n* V. C. V$ a. X9 w( d
    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.  m2 u3 i2 n' R( {( N9 L8 u

; C% j) @. z0 w+ K( H3 M" {3 e以上,谢谢!
5 S% {5 e( K5 w# L9 f1 Q' ~" A. n" m. {* J( b; H
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