EDA365电子工程师网

标题: Allegro16.6铺铜问题请教 [打印本页]

作者: qizhong.lin 时间: 2018-4-12 09:47
标题: Allegro16.6铺铜问题请教
今天发现一个问题，在同样的铺铜规则线，实际铺铜的效果不一样。
如图：2对差分via，铺铜后出现了不一样的结果，而且DRC是不报错的。现在的处理方式就是把这种铺铜有问题的via删除，重新加via。
有哪位大神遇到过的，帮忙解答下。
谢谢啦！！！

2018-04-12_094416.jpg (22.98 KB, 下载次数: 0)

作者: wshna0221 时间: 2018-4-12 11:09
孔上有其他属性吧，点开看看，可以把孔做批量替换。

作者: 丁少_bmPRb 时间: 2018-4-12 11:12
楼上说的对

作者: qizhong.lin 时间: 2018-4-12 11:27

wshna0221 发表于 2018-4-12 11:09( @1 Q9 l+ ?4 X* z+ N/ U( F: Q( r) Q
孔上有其他属性吧，点开看看，可以把孔做批量替换。

仔细看过了属性上与其他的孔没有任何区别。
整个板子大概有30多个是这种情况。第一版设计的时候是正常，这次是改版，这个位置未做任何改动。

作者: Bdv20 时间: 2018-4-12 12:15
设置shape到via的距离。

作者: liuping 时间: 2018-4-12 14:10
bug

作者: zltwin 时间: 2018-4-13 14:04
学习了

作者: Zhang——XY 时间: 2018-4-17 09:50
正片吧，查下规则设置，同网络也看下。

欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/)