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标题: 4片DDR3等长分组请教，急急急 [打印本页]
作者: liuchao6102616    时间: 2018-3-16 11:05
标题: 4片DDR3等长分组请教，急急急
没有做过DDR3的PCB Layout 查了一些资料  请教几个问题：如图  单片分组：数据组1  数据组2   地址命令控制时钟一组  
) Q2 t5 y  J" a0 _5 Q问题1： 单片中数据组1和数据组2之间需要误差要控制多少？
& M# |' B: S: j6 d+ P问题2： 地址命令控制时钟组内等长误差控制多少？
3 c, A" n3 L8 X9 h0 Y4 q9 g问题3： 地址命令控制时钟组合数据组间等长误差控制多少？
7 v0 M: v6 B9 K& W. V问题4： 每片DDR3之间是否有等长要求？  @( v) a4 O- w! |
望大神们指教  感谢！ 0 ?( S4 [0 J/ W$ T
作者: yangjinxing521    时间: 2018-3-16 11:20
要求说的很明白了。。
作者: trocipek    时间: 2018-3-16 11:21
4片DDR3走菊花链。8 m+ Z" [/ P8 q, N
1. 空间足够，一起等长，控制不了200mil以内。1 G# [4 e9 p9 i
2.组内等长。5mil
! ?% T) P3 o! N. ]' e  r3.走菊花链控制不了。地址线坑定比数据组线长很多。不需控制- F4 ]& _- U) ^* F) z7 `- f1 X5 p
4.4片DDR中的数据组按照1来做。& |* I0 \) u1 W+ j) Q
有大神可以看看这么处理是否可以。
作者: a2251247    时间: 2018-3-16 11:42
trocipek 发表于 2018-3-16 11:21
- N) f' S4 y1 B4 @) ~& |/ l4片DDR3走菊花链。+ n( H2 G7 g: Q1 R* f
1. 空间足够，一起等长，控制不了200mil以内。; G" Y3 m' f0 I! e6 H& V
2.组内等长。5mil

5 B! E# K7 N& l5 _% i; K牛+ r4 p" W$ u1 t: X4 U; n! [
作者: liuchao6102616    时间: 2018-3-16 11:42
yangjinxing521 发表于 2018-3-16 11:20
1 C. J% P; R3 ]9 W( `( m4 A! n要求说的很明白了。。

  B' _1 O5 d; e% [  y6 n图上要求是我自己写的* l9 G: [8 h5 d
作者: 這侽孓譙悴丶    时间: 2018-3-16 11:45
本帖最后由 這侽孓譙悴丶 于 2018-3-16 17:24 编辑 - @5 n* {& f/ j; `$ E
trocipek 发表于 2018-3-16 11:21% x: h7 `6 _, H- [7 G* H6 j. J$ H
4片DDR3走菊花链。
1 T- A- H; X* ]9 I1. 空间足够，一起等长，控制不了200mil以内。
9 Q& j, F. C: l8 V( Y: U! V- G8 _2.组内等长。5mil
7 q3 i* `  n: m  Q" f7 J2 q
问题1：单片DDR3的两组数据线为一个组一起等长，等长误差+/-25mil，数据组1和数据组2都要各自同组同层；
: k: ?. h& a; s! }, Y& I+ M8 M; p0 h( v7 ?
问题2：地址命令控制时钟组内等长误差+/-50mil；5 `3 h0 Z' n8 f4 b, |

' m9 i5 h" j# S+ o问题3：在芯片规格书没有特殊要求下，地址命令控制时钟组合与数据组间无需等长；* |7 t* y% u- P1 M$ r* |

: ^( \7 [# T" `7 Q5 N( H问题4：多颗DDR3各组数据线各自同组同层，组内误差+/-25mil，在没有特殊要求情况下各组之间无需等长；
6 @5 z" I+ ^) W- B% c* M1 X; M. m$ h. }
数据线和地址线都必须有完整的参考平面，电源在电源层切割处理；DQS和CLK对内等长+/-5mil。如果芯片有Pin Delay，等长的时候还必须将Pin Delay加入等长里面去；
8 z6 C: H/ D2 r) _  g# D! o* e% B4 U, ^7 L5 E- u! C8 V+ t+ w
至于地址线是走T型拓扑还是走Fly-By就得看CPU芯片是否支持读写平衡了，2-4片走T或Fly-By对信号影响不大，在不清楚CPU芯片是否支持读写平衡的情况下优先走T型拓扑，若要走Fly-By需提前确认CPU芯片支持读写平衡；8颗以上若芯片支持读写平衡，建议走Fly-By，如果芯片不支持读写平衡，那只能走T型拓扑了;
/ D; g0 z5 w2 `( H( ~% y- L3 d4 O. {% b( g- Q
仅供参考！
' i+ ~5 V: g# j9 _+ K6 M' r
作者: liuchao6102616    时间: 2018-3-16 11:45
trocipek 发表于 2018-3-16 11:21
8 f. w3 r! q7 D& E( B9 ?4片DDR3走菊花链。* `% d* b$ M( @. {/ y+ h
1. 空间足够，一起等长，控制不了200mil以内。
9 f  U. F# |0 r& ]& @) _2.组内等长。5mil

1 y( F' Z' C) D4 \1 Y  C7 `多谢指教，两片DDR的数据线不需要等长吧？7 p* T" v+ J# x  e9 m/ t
作者: liuchao6102616    时间: 2018-3-16 11:46
這侽孓譙悴丶 发表于 2018-3-16 11:45
4 d& l; p" n/ X% X% l问题1：单片DDR3的两组数据线为一个组一起等长，等长误差+/-25mil，数据组1和数据组2都要各自同组同层；" Z, F9 w4 H0 x7 C8 q) X: U; A5 [
...
. @' n) \+ V7 E1 T* R0 H
明白了  多谢大神: ~2 W) O- C. {! u7 N* }" R% e
作者: trocipek    时间: 2018-3-16 12:06
liuchao6102616 发表于 2018-3-16 11:45& \$ m' `5 V0 `& O% k; ^* V) o
多谢指教，两片DDR的数据线不需要等长吧？
7 t/ s- C' H. x& Y6 h' D# w4 l
参考 大神，写的很详细。
; `. o- l, ?. _: @2 |8 h
作者: 下雨天睡觉    时间: 2018-3-16 14:52
具体的等长误差其实是根据你使用的主控芯片DDR Controller的能力来的，DDR Controller内部是可以调整CK、DQS等信号的delay或者说Phase的，这样可以弥补外部走线不等长对Timing造成的影响，DDR Controller调整能力越强对等长的约束就越弱，这部分会涉及到DDR的参数配置。另外，DDR的走线其实除了外部PCB上的走线，还包括IC内部的走线，如BGA封装的一般都会有类似PCB走线的Substrate，Substrate中DDR走线也不一定都是等长的，所以优先还是参考你主控芯片的Layout Guide。当然，等长做的越严格自然越保险。
  Q. X+ Z* M# d; ~  [. w. P
作者: 980155498cai    时间: 2018-3-16 15:45
楼上大神们都说的很正确
作者: liuchao6102616    时间: 2018-3-16 15:50
下雨天睡觉 发表于 2018-3-16 14:52& k6 Y, D) L+ c# j- z5 V
具体的等长误差其实是根据你使用的主控芯片DDR Controller的能力来的，DDR Controller内部是可以调整CK、DQ ...
! c3 \+ t+ f  j
哦哦！谢谢！( R2 r$ E. v$ ^! Y* m* F
作者: tago    时间: 2018-3-16 17:29
最好可以拿到主芯片的guide line，里边有详细说明
作者: changjinling    时间: 2018-3-16 17:45
学习了
作者: Jason_XBZXa    时间: 2018-3-17 15:45
学习拉。
作者: hitguoliang    时间: 2018-3-17 23:04
! c1 G: n2 I' k! G7 f
问题1： 单片中数据组1和数据组2之间需要误差要控制多少？——这个通常组内控制等长就行，2mil，同组同层走线，尽量靠近DDR芯片所在层走线，不同组不用控制等长。# J  O, f" l- q) _( V, y- e4 X
问题2： 地址命令控制时钟组内等长误差控制多少？尽量控制5mil吧5 @' U) y2 Z" R1 b0 d
问题3： 地址命令控制时钟组合数据组间等长误差控制多少？尽量控制5mil吧
4 f, P+ _& o9 b* J1 x3 b问题4： 每片DDR3之间是否有等长要求？每片DDR芯片之间的地址控制时钟信号如下：主芯片和第一个DDR之间的地址控制时钟信误差5mil；第一片和第二片之间的地址控制时钟信号一般800mil(最好仿真眼图确定)误差5mil；第二片和第三片之间的地址控制时钟信号设一个长度，一般600mil(最好仿真眼图确定)误差5mil；第三片和第四片之间的地址控制时钟信号设一个长度，一般600mil，误差5mil。主芯片到最后一个DDR信号的总链路的误差20mil左右。0 ?* |% t. l1 {9 x
) R$ B- e) w7 O( C9 ?
另外，还有间距要求。同组数据信号8mil，不同组数据信号12mil；同组控制信间距12mil，不同组控制信间距20mil；数据控制信号间距20mil
作者: wuqiongsu    时间: 2018-3-19 10:21
数据8根加上一对DQS加一根DQM  每组11根，走同层，同组等长，误差这种东西软件厉害的可以放宽点，软件差的控制小点，地址控制一大组，这个误差可以大点没关系，自己查一下芯片资料，看看要求控制多少，一般都会很详细的给你写出来的。
作者: xyylucky    时间: 2018-3-19 16:17
按guideline的要求做，最靠谱。
作者: fengsheng1015    时间: 2018-3-21 09:09
学习了
作者: 刘婷567    时间: 2018-5-30 17:11
学习了，谢谢



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