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标题: DDR3地址线与数据线是否有误差范围? [打印本页]

作者: zyh610710    时间: 2017-11-7 10:16
标题: DDR3地址线与数据线是否有误差范围?
通常我们做DDR3地址线与数据线好像没有设置误差关系,地址线可以比数据线长4000以上吗?到底长多少不会出问题?
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作者: haterwu    时间: 2017-11-7 10:19
只知道地址线要比数据线长一些,具体范围还真不是很清楚
作者: shihaidan    时间: 2017-11-7 11:03
之前看过一个资料,说如果主芯片的DDR控制器部分有读写平衡功能的话,DDR走FLY-BY是没有问题的,即地址和数据相差肯定会比较大,若是没有读写平衡,就建议走T点,这样地址和数据相差小一点,能跑更高的频率。
作者: aicop    时间: 2017-11-7 11:26
具体看芯片吧。如果是Intel的,按照Intel的规格书,是有联系的。ADDR和CTRL和总CLK控制等长,总CLK和DQS控制等长,DQS和DATA控制等长。所以DATA和ADDR和CTRL应该是有范围的。
作者: 泡泡_X84gB    时间: 2017-11-7 13:49
:lol
作者: 剑铮奇迹    时间: 2017-11-7 14:54
看芯片规格书要求吧,大部分可能没有要求
作者: trocipek    时间: 2017-11-7 20:06
本帖最后由 trocipek 于 2017-11-8 17:52 编辑 ( e3 W9 i) J( V- w  Y- [3 \
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作者: zyh610710    时间: 2017-11-8 10:46
trocipek 发表于 2017-11-7 20:06  {: Y$ g3 @* z1 v
长4000???你是想上天么?我都控制在200以内。
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你这个是怎么控制的呀?如果DDR3有4片,8片,你的数据线与地址线的长度怎么去控制200mil?你难道把数据线都加长吗?
作者: partime    时间: 2017-11-8 11:28
根据JEDEC的规格,地址和数据线长是没关系的。
作者: trocipek    时间: 2017-11-8 17:53
zyh610710 发表于 2017-11-8 10:46
. V* ?+ s* F9 ]3 o( F0 Q' x4 \/ Y你这个是怎么控制的呀?如果DDR3有4片,8片,你的数据线与地址线的长度怎么去控制200mil?你难道把数据线 ...

9 A. |4 m' t% s4 [) R6 S搞错问题了 、、
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作者: koni    时间: 2017-11-9 12:00
菊花的可以长点。
作者: fengyu6117    时间: 2017-11-10 17:19
没什么问题的,4片16位DDR3并排同面的FLY-BY,试过跑1600,如果8片8位并排估计也没问题。
作者: Yaphets    时间: 2018-1-10 11:40
地址和数据是需要放到一起跟时钟信号做匹配,所以严格意义上它们有一定的误差范围,但不是很对应关系的那种




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