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标题: ddr3等长问题 [打印本页]
作者: ann_wz    时间: 2017-9-2 21:14
标题: ddr3等长问题
1.fly-by拓扑的ddr3的dqs跟其对应的clk需要等长否，如需等长，等长做到多少？（如颗粒1的dqs1根其对应的时钟(控制器-颗粒1)  E! ~3 `0 B) C/ V2 H
2.一个控制的两个通道，两个通道的clk是否需要对应等长，就是控制到两个通道对应的颗粒的那段clk，如需要等长做到多少？
+ e5 d0 Y- }$ z5 |5 _' R  h8 x
$ o& h: S+ z% K
作者: xxzouzhichao    时间: 2017-9-3 07:49
1，支持flyby基本意味着控制器支持write leveling，dqs与clk无等长要求，但两者的时间差会有一个范围要求
作者: chen.che.ch.c.    时间: 2017-9-4 09:35
xxzouzhichao 发表于 2017-9-3 07:492 D6 A( k) Q0 r/ _+ r# i
1，支持flyby基本意味着控制器支持write leveling，dqs与clk无等长要求，但两者的时间差会有一个范围要求
$ v# _* m$ E4 `/ S" _
150ps2 b. {" i  q' O9 Q* Y
作者: hagelee    时间: 2017-9-5 18:53
我冒泡来解释一下：% L! C: b0 u/ y' u. ~% ^
1、tDQSCK，这个指标在SCB15H1G这个datasheet中看到（-225，225）ps@1600，（-195，195）@1866，南亚NT5CB128M16HP要求（-225，225）ps@1333，布线需要综合考虑实际跑多少的频率，还有兼容不同颗粒的要求，取一个保守值最好，能做到+/-100ps以内最好' p0 f) E) G8 F
2、flyby的拓扑结构，不需要走等长，这个靠初始化序列校验来保证。但要保证tDQSCLK在规范之内。- n0 P2 C2 r8 A& b# Z8 T

" n, P- J/ U8 v5 S: q4 j& f1 S" ]
作者: cewtf    时间: 2017-9-6 10:12
hagelee 发表于 2017-9-5 18:53* @+ h% r& i5 Y4 I& ^# P; c% B- O
我冒泡来解释一下：0 m9 H9 Q# F  A: ?! J+ n2 m* p3 C
1、tDQSCK，这个指标在SCB15H1G这个datasheet中看到（-225，225）ps@1600，（-195，19 ...

5 j% R/ l( Q" D4 D$ s+ Y5 T4 `, P) w你好，有点不太明白的地方想问一下，这个±150ps，这个指标是时间么，那么这个时间如何来控制呢？我理解的是走线长度的等长就是控制时间的一致性，那么这个150ps这个时间在长度上应该如何计算呢？$ N% U3 [" m: G) m' j6 k/ t+ n& w
作者: hagelee    时间: 2017-9-6 10:43
控制等长的目的也是为了保证timing的余量；走线和延迟的计算公式 V=C/sqrt(Er)
% j: D/ n) T6 q1.内层周围介质均匀，Er取4.2-4.5，C光速约12inch/ns，计算后为V=166ps/inch；! r/ e# ]  V/ ?! g5 K; `8 U: B
2.表层由于暴露在空气中，Er小于4，传输速度比内层快，大约 140ps/inch；( i- @, Q+ W- r3 u
考虑到温度,电压,颗粒的差异，预留一定的余量可以避免问题的产生，我认为能控制在+/-1inch之内，基本能够保证时序的要求了。
. p% {# E( u% C3 X; K, a, m6 {5 [) b8 t3 u$ }
还有一种情况是板子结构特殊，布板确实无法做到1inch范围之内，可以考虑通过绕线增加1个ck的周期；这个主要是跟芯片设计的DDR PHY有很大关系，当然这个需要厂家确认。
' ~2 \/ m& k5 E& E; l
作者: jungle1120    时间: 2017-9-6 11:17
cewtf 发表于 2017-9-6 10:12! F& i# {  f' R9 S" D  |
你好，有点不太明白的地方想问一下，这个±150ps，这个指标是时间么，那么这个时间如何来控制呢？我理解 ...
: s$ R* N1 y7 ^/ C
一个ps  6mil   ，150ps   ，900mil1 q9 {6 O" v7 \) O# E6 y
作者: ann_wz    时间: 2017-9-6 20:52
各位，我那个项目的控制器不支持读写平衡，导致我走的fly-by拓扑的ddr3跑不起来，现在我打算改成t形拓扑，dqs跟时钟是不是是要完全等长呢，只有一个clk
作者: 子建    时间: 2017-9-7 11:34
MARK
作者: 紫菁    时间: 2017-9-7 16:05
mark
作者: liuchengyun    时间: 2017-9-8 16:57
dqs与数据做等长，clk走t型，地址线走t型做等长
作者: xxzouzhichao    时间: 2017-9-8 18:08
ann_wz 发表于 2017-9-6 20:528 J$ t; C9 l2 `! }
各位，我那个项目的控制器不支持读写平衡，导致我走的fly-by拓扑的ddr3跑不起来，现在我打算改成t形拓扑，d ...
: J5 w; q' p* B: t% N: q
位宽多少？
作者: ann_wz    时间: 2017-9-9 07:47
8片+ecc 72位数据，跑800m速率
作者: xxzouzhichao    时间: 2017-9-9 21:11
ann_wz 发表于 2017-9-9 07:47
# C4 _7 Q' D. F, E$ H3 d$ d8片+ecc 72位数据，跑800m速率

0 q  X7 ~8 t4 p居然还有这么蛋疼的内存控制器，也是醉了，板子画大一点，慢慢绕时序吧，估计800Mhz（1600bps）是跑不下了
' y* R0 ?3 ~/ v
作者: AD9_PCB    时间: 2017-10-20 14:34
chen.che.ch.c. 发表于 2017-9-4 09:35
* R: J0 l+ _" Y6 Y5 }150ps
% P# ~: i4 j0 I/ h+ n$ F4 i, A
具体换算到mil怎么换算呢
; M5 y6 Z% b2 `2 n* W1 k



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