请教,import网表出现这样的error有关系吗? 封装比元器件多pin

mopengfei

请教,import网表出现这样的error有关系吗? 封装比元器件多pin
# p+ H4 n& l4 K0 g; m0 m$ T1   WARNING(SPMHNI-192): Device/Symbol check warning detected.
# {; Q$ F! D8 h* PERROR(SPMHNI-196): Symbol 'JACK4' for device 'CUI SJ-3523-SMT_JACK4_CUI-SI-35' has extra pin '4'.
0 ~- h, D2 K# ~& l0 c$ M4 nERROR(SPMHNI-196): Symbol 'JACK4' for device 'CUI SJ-3523-SMT_JACK4_CUI-SI-35' has extra pin '5'.
! @& f. u8 i: c2 IERROR(SPMHNI-196): Symbol 'JACK4' for device 'CUI SJ-3523-SMT_JACK4_CUI-SI-35' has extra pin '6'.
) R. x6 t+ x1 k2 w感谢

longzhiming

leavic 发表于 2009-5-18 21:19
Cadence官方早就有解决办法了啊，如果你的元件只有10个pin，但封装有12个pin，在电路图里，给这个元件加上一 ...

具体如何加NC属性?

wangfeizhw

cadence 麻烦.

chenhaikun

说得有道理

shirdon

建symbol时，调用pad时选择mechanical框，再选择你要的pad就可以了
这样就不会出错了

leavic

Cadence官方早就有解决办法了啊，如果你的元件只有10个pin，但封装有12个pin，在电路图里，给这个元件加上一个“NC”属性，属性的值为封装多出来的pin number，用逗号隔开，例如这里就写11,12
加入这个属性后，就算封装比元件多pin也不会影响摆放元件(不改的话，是无法place封装的)

sjh835170

同样的问题，我的也是，多pin的package都不能放置。难道没有其他的办法？非要修改原理图里的器件吗？

mopengfei

我netlist是能是生成了,可是不能布局---提示如下---
( B$ d7 v7 i6 M7 k; S' D我用现用capture画的原理图,以前用DXP 2004画原理图,再导如入allegro就没这个我问题哦,不过可能是因为有device file的原因----
太严格了也不方便呀,自己明明知道很多是多余的pin---..大伙都是严格一致的吗?
5 g! J2 V( l+ K, T  `' M
[ 本帖最后由 mopengfei 于 2008-12-4 13:19 编辑 ]

zrysnake

當然有關係了,如果symbol與footprint不一致就無法順利生成netlist,必須要修改啊

mopengfei

元器件库不一定要画很多 多余的安装孔(没电气特性的pin).

& c/ g7 A% ?, H. g; V而封装里肯定有, 这样会有什么问题呢?

adwordslai

allegro读取网表比较严谨的

madin

封装与网表定义不匹配，两者之一有错误，需要检查修改一下。

touhou

当然有关系