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标题: 2017年6月18日公益PCB评审报告节选 [打印本页]

作者: EDA365QA 时间: 2017-6-19 12:08
标题: 2017年6月18日公益PCB评审报告节选

1. 数字部分和模拟部分分割不合理。应该在芯片的数字区域和模拟区域分割,保证两种信号的所有层面的完全隔离。

0618-1分割不合理.jpg (40.55 KB, 下载次数: 2)

作者: EDA365QA 时间: 2017-6-19 12:08
2. 防焊是为了地网络的散热过孔不上绿油，目前位置像左侧偏移，导致左侧电源网络也局部漏铜。

作者: EDA365QA 时间: 2017-6-19 12:09
3. 此电阻是大功率电阻，目前一根线过细不够电流。

作者: EDA365QA 时间: 2017-6-19 12:09
4. 接入的100欧电阻到FPGA的走线长度需要相等，走线需要加粗，芯片连接到电阻在到过孔。

0618-4特殊等长要求.jpg (39.54 KB, 下载次数: 0)

作者: EDA365QA 时间: 2017-6-19 12:09
5. 隔离区域是在单端和差分互转的芯片中间开始的。目前分割位置在电阻中间。

作者: EDA365QA 时间: 2017-6-19 12:10
6. 优化布局:把两个电容放到芯片与晶振中间，避免板内时钟走线残端。

0618-6时钟残端.jpg (45.62 KB, 下载次数: 0)

作者: EDA365QA 时间: 2017-6-19 12:10
7. LDO的滤波电容需要就近打地孔处理，保证最小的回流路径，取得更好的滤波效果。

0618-7电源地少孔.jpg (19.74 KB, 下载次数: 0)

作者: EDA365QA 时间: 2017-6-19 12:11
8. 部分器件封装少钢网，开钢网时易遗漏器件。

0618-8器件少钢网.jpg (9.35 KB, 下载次数: 0)

作者: EDA365QA 时间: 2017-6-19 12:11
9. 蜂鸣器走线是模拟走线，需要加粗一些。

作者: EDA365QA 时间: 2017-6-19 12:11
10. LED极性反了，如果按照板内标示贴片会导致灯不工作。

0618-10LED极性反.jpg (20.81 KB, 下载次数: 0)

作者: 紫菁 时间: 2017-6-19 13:10
学习学习。

作者: pcb 时间: 2017-6-19 13:19
问题很多呀！

作者: lxz0708 时间: 2017-6-19 16:54
项目经过各位版主的评审，我投板就放心了。

作者: wangdalei 时间: 2017-6-19 17:36

EDA365QA 发表于 2017-6-19 12:112 L# D( ^* }/ N2 Z+ T( D
8. 部分器件封装少钢网，开钢网时易遗漏器件。

封装少钢网是什么意思啊，封装做的有问题吗。

作者: EDA365QA 时间: 2017-6-20 10:39

wangdalei 发表于 2017-6-19 17:36% D9 o( r) D% y. }# `! g6 X; E
封装少钢网是什么意思啊，封装做的有问题吗。

是的，正常的allegro软件的封装需要机贴的封装是要有PAST层面的设计的。

作者: Ellage 时间: 2017-6-21 10:44
好样的，学习了

作者: sketty 时间: 2017-6-23 16:05

wangdalei 发表于 2017-6-19 17:36
1 l5 J0 k0 \0 U2 `2 @5 R- I封装少钢网是什么意思啊，封装做的有问题吗。

是的，不开钢网怎么上锡呢？

作者: 王开鑫55 时间: 2017-8-23 16:59

EDA365QA 发表于 2017-6-19 12:09; s( O8 {1 ~' N1 \9 m
4. 接入的100欧电阻到FPGA的走线长度需要相等，走线需要加粗，芯片连接到电阻在到过孔。

这个不知道是什么原因要这么做，以前都没注意过这点

作者: LiuTao166462139 时间: 2017-10-27 10:07

作者: zyh610710 时间: 2017-11-8 18:58
学习学习

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