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标题: 请教 关于数字信号延迟和逻辑门 [打印本页]
作者: cloudy19880824    时间: 2017-6-16 16:25
标题: 请教 关于数字信号延迟和逻辑门
各位好，
- [) {- ^+ Q9 S! b3 ]+ ^每当遇到一些拿不准的问题，就习惯性的发到这里和大家探讨一下：
) D: d$ F( Z' I' @  N/ \& R9 f: m+ U我现在有一个脉宽只有2ns的脉冲，要把它反向，常规的非门输入到输出的延迟就有2.8ns以上，请问这种情况还能用非门给这个2ns的脉冲做反向吗？非门会把上升沿和下降沿都延迟2.8ns还是可能会探测不到这么窄的脉冲？非门的型号暂时定为SN74ALVC04。2 d) w- K. l, Q  L
作者: 江门彦祖    时间: 2017-6-17 16:56
坐等高手解释
作者: dqwuf2008    时间: 2017-6-19 09:44
我觉得跟延迟没关系，会不会把2NS信号吃掉得看芯片处理信号频率的最大值
作者: hefuzhang    时间: 2017-6-19 23:50
楼主可以考虑考虑告诉运放，通过高速运放反向
作者: 超級狗    时间: 2017-6-20 22:33
樓主這個疑慮是應該存在的。多年前一位同事用 74HC04 設計一個 66MHz 有源晶振電路，結果根本不會動作。5 L, b; h$ d3 ]* C

  z: _' U' r, @, A( U! q後來發現傳統 CMOS 邏輯閘的延遲時間約為 25ns，換算成頻率只到 40MHz，改成 74AHC04 就會動了。
$ U! ^( A; d- r- Z1 S* X
- \; s1 o8 r+ r+ x% \% C* \( j, p. W% S) R6 O( X( T- Y
作者: 超級狗    时间: 2017-6-20 22:56
啊哈～( _* W4 U+ d8 Q) i7 N9 j
7 a" d, i$ J  N
ECL 2-Input Differential XOR/NXOR Gate MC10EP08-D
, C3 ~/ @- V& x7 |% V/ e4 H
; Y( i, o( }( X* k, ~8 v- q% {不過你的訊號源要怎麼搞成這樣咧～？？？
$ {1 H4 I. y4 K* H3 ?! s0 L
+ }1 K$ {4 A6 N8 R% k. k3 X  v9 N# N% b1 `4 w
1 J2 [. S7 C% d/ D& Q& U

MC10EP08-D.PDF

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作者: 超級狗    时间: 2017-6-20 23:10
開卷有益
3 r7 t; @- i3 n( F: p* r6 o
( Q4 g6 {) J7 t/ b! i' {
* |7 _# [! S* E

AN1002.pdf

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AN1672-D.PDF

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MAX9360-MAX9361.pdf

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作者: 超級狗    时间: 2017-6-21 23:02
ECL Logic Gate 有 Single-End 的啦！. S/ U9 I* r3 E* P
+ [: [. v) w4 [4 X* S6 h

MC10EP01-D.pdf

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作者: cloudy19880824    时间: 2017-6-23 11:08
超級狗 发表于 2017-6-21 23:02
8 s* A; y% J2 H: t8 @ECL Logic Gate 有 Single-End 的啦！
, N4 K5 h% S) h7 {. n  O5 {9 L8 ~
太感谢版主的支持了！我把板上留个选项试一下; w* P' a) m% D3 C
作者: cloudy19880824    时间: 2017-6-23 11:08
hefuzhang 发表于 2017-6-19 23:50
3 j1 y& ^+ u1 z" t! ]楼主可以考虑考虑告诉运放，通过高速运放反向

% U0 a! n* e" i嗯，是个办法，谢啦5 C7 w2 U  U1 S' x
作者: duzz    时间: 2017-7-4 16:23
狗版主的狗粮，一撒一大把啊



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