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标题: DDR的的CLK需要比控制Address/Command、Control 长多少？ [打印本页]
作者: fengyu6117    时间: 2017-5-3 15:45
标题: DDR的的CLK需要比控制Address/Command、Control 长多少？
RK2918__DDR3的注意事项里有下面这句话：7 T3 k1 L8 G& g  a2 A" b
据实测分析，CLK 需要做200ps 左右的附加延时才能与Address/Command、Control 时序对齐。所以，要求PCBLayout 时CLK 差分对应比Address/Command 、Control 长
0 N$ _$ u7 V3 [! I& E, @% D' O; @1000mils~1200mils。
6 u0 Y, R' a' R7 Q/ F8 _* WCLK需要比[size=14.0000009536743px]Address/Command、Control长多少？也有很多资料中并没有提[size=14.0000009536743px]CLK需要比[size=14.0000009536743px]Address/Command、Control长的要求，大家一般怎么做？
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作者: superlish    时间: 2017-5-3 16:10
芯片有设计要求最好按照要求来
作者: roczhou    时间: 2017-5-3 16:15
对应的芯片layout设计要求有约束规则，照着来就是，算时间不一定准，芯片内部还有封装延时
作者: pcb_alan    时间: 2017-5-3 22:49
按照芯片的datasheet来，不同芯片要求不同
作者: 爱不单行1887    时间: 2017-5-4 09:21
按照协议来
作者: fengyu6117    时间: 2017-5-4 09:51
本帖最后由 fengyu6117 于 2017-5-4 09:54 编辑 + d& U( R- Y/ ~3 Q1 i
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有些芯片没写这个要求怎么弄，之前有做过没有加长的要求。
作者: superlish    时间: 2017-5-4 13:53
fengyu6117 发表于 2017-5-4 09:512 y) a7 O# w% g7 F7 b
有些芯片没写这个要求怎么弄，之前有做过没有加长的要求。
" t, D, {! z7 G, j
你都做过了，那就按你做的来啊
' u% D) J9 K( n6 i( ~2 }一般就等长
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作者: herry9231    时间: 2017-5-11 12:25
先按芯片要求做，没的话，建议线走短点



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