EDA365电子工程师网

标题: 【阻抗叠层设计】 [打印本页]
作者: a2251247    时间: 2017-4-11 13:10
标题: 【阻抗叠层设计】
用Allegro自带的这个算了一下阻抗，跟我用SI9000算的差很远，为什么呢？
; H, s* q' u4 S; X: d! q/ ^5 x1 g/ z* z

微信截图_20170411130815.png (27.22 KB, 下载次数: 1)

微信截图_20170411130815.png
作者: yangjinxing521    时间: 2017-4-11 14:29
设置不到位。。。。。
作者: a2251247    时间: 2017-4-11 14:50
yangjinxing521 发表于 2017-4-11 14:299 i( G% Y0 y% @2 O* G
设置不到位。。。。。
8 R- R5 v/ M; R8 R9 I0 Q; {( d# j
还能怎么设置，叠层厚度设好之后？7 H* c& F- r3 W& f; X
作者: li262925    时间: 2017-4-11 15:26
有待学习
作者: raywanghm    时间: 2017-4-11 16:27
FYI

0411A.JPG (62.92 KB, 下载次数: 0)

0411A.JPG

0411B.JPG (35.11 KB, 下载次数: 0)

0411B.JPG
作者: superlish    时间: 2017-4-11 19:04
楼主算的单端还是差分啊？下面要勾选显示单端还是差分
作者: a2251247    时间: 2017-4-13 11:01
raywanghm 发表于 2017-4-11 16:27. Z, Q: I) ?6 [4 I% n
FYI
- D/ A! o) h8 `/ U
假如我差分线是有包地的模型呢？. `4 {1 s# R/ M& l9 u8 d/ b0 K
作者: raywanghm    时间: 2017-4-13 13:21
a2251247 发表于 2017-4-13 11:01) n5 A3 t. G; i, R
假如我差分线是有包地的模型呢？

  ^! d* h( e% ^/ }6 x! W# Csi9000 是沒有包地的模型,  可能我不知道.雖然差分訊號很少要求包地處理, 但即使包地處理spacing至少1.5H~3H, * k6 F0 v6 T4 ~1 A
遠大於到參考層得距離.& z( d6 T" {+ p




欢迎光临 EDA365电子工程师网 (http://bbs.elecnest.cn/) Powered by Discuz! X3.2