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标题: 求一个XILINK赛灵思主控带DDR的PCB [打印本页]

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作者: 王开鑫55    时间: 2017-3-2 10:15
标题: 求一个XILINK赛灵思主控带DDR的PCB

9 Y$ O4 {* w3 ]7 X9 D8 b) H" l
求一个XILINK赛灵思主控带DDR的PCB，有ddr部分就可以了，最近项目用的赛灵思，没有画过DDR，上面怕出事，所以保险就是找个赛灵思的板子学习下，求群主的童话帮一下了，谢谢呢！
* q7 j3 F6 a- W9 W

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作者: 王开鑫55    时间: 2017-3-2 11:16
如果DDR采用fly by结构，那地址线每个DDR到主控都做等长规则？这样的话，都是最远端的DDR地址线最长呀。绕线的话，永远都等不了长了呀

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作者: bingshuihuo    时间: 2017-3-3 18:55

王开鑫55 发表于 2017-3-2 11:16
如果DDR采用fly by结构，那地址线每个DDR到主控都做等长规则？这样的话，都是最远端的DDR地址线最长呀。绕 ...

6 Q' j0 E6 ~. H! V, s/ ^, u; `DDR采用fly by结构   指的是地址线复用   不是每个DDR地址线到CPU 长度都要一样长
主要是数据线到CPU 要做等长，严格的话  每个DDR的数据误差都控制在一定范围内
6 q9 E. X0 W: c( d. z' c/ ]* `就可以了
+ a2 p# r+ I" k+ J% p+ k

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作者: 王开鑫55    时间: 2017-3-3 21:56

bingshuihuo 发表于 2017-3-3 18:55
& |$ l( \  v# h; YDDR采用fly by结构   指的是地址线复用   不是每个DDR地址线到CPU 长度都要一样长
+ x/ k. |+ N$ `3 {0 p% t7 C% L, a主要是数 ...

7 A. O5 E6 H. Z$ J$ \0 f4 j- hflyby结构 地址线不用做等长要求？ T型结构，地址线到每片要做等长。
5 w5 J' q# [2 o6 K0 z( o$ G/ j
% T9 f2 s* Q1 c8 X, h. z& o

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作者: zhjim    时间: 2017-3-5 05:51
flyby结构地址线也有等长要求。CPU到第一片DDR的地址线做等长，然后第一片DDR和第二片DDR之间的地址线再做一次等长。等长误差就看具体要求了。

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作者: li262925    时间: 2017-3-6 16:48

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作者: 老狗    时间: 2017-3-9 17:19
就是分段等长啊

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作者: fengyu6117    时间: 2017-3-27 15:43
楼主说的是XILINX吧，
目前要做一个18片DDR的XILINX板子，求模板。

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