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标题: DDR3地址控制走线长度 [打印本页]
作者: 叫我炽哥就好丶    时间: 2016-8-15 19:48
标题: DDR3地址控制走线长度
如图所示是4片DDR3，由于板子布局要求，最后一片只能放在其他片的右侧。图中的走线是两片DDR3互联的地址和控制线，由于布局只能这么走了。其他几片走线 如上图所示。就这最后一片的走线突然变长了，会对整体有什么影响吗？这个长度现在差不多有1200mil，会不会太长了？0 b2 \, j; P" G5 n3 W
作者: fei    时间: 2016-8-16 09:46
单论等长1200mil是没问题，就是地址线的总长度你们有要求吗？或者看DATASHEET
作者: TONY11992    时间: 2016-8-16 13:13
地址线的要求是每片到BGA的距离相等 不是每片之间相等理论上是没问题的  只要组内等长就好
作者: 叫我炽哥就好丶    时间: 2016-8-16 14:33
fei 发表于 2016-8-16 09:46
: S6 x5 `4 H) s& m, }单论等长1200mil是没问题，就是地址线的总长度你们有要求吗？或者看DATASHEET
% s& r5 E2 @4 b3 _; ^! N; P
总长度倒是没有要求。个人感觉跑低速应该可以，但我需要跑到1300以上，不知道行不行7 C2 ~' I; s5 c7 Q* a' G9 |* J5 f
作者: 叫我炽哥就好丶    时间: 2016-8-16 14:33
TONY11992 发表于 2016-8-16 13:13
: a) I& p  \4 X% X# V地址线的要求是每片到BGA的距离相等 不是每片之间相等理论上是没问题的  只要组内等长就好
* D$ z3 V( g2 h2 |  ^1 X, |
这样能跑高速吗？我需要跑到至少13008 J  v- V, H( x! K: @3 k
作者: fei    时间: 2016-8-17 09:29
叫我炽哥就好丶 发表于 2016-8-16 14:33
0 {1 a4 x( v* n3 M' i( h总长度倒是没有要求。个人感觉跑低速应该可以，但我需要跑到1300以上，不知道行不行
" d" }1 t" }; U" s+ i. d6 n
主要是总长度是否有要求，你最好确认，因为他是的确有值的。等长每片之间要做等长。地址线最好做到10mil，数据做到5mil，你也可以做到更高的要求。如果特别重要，这么布局所有的只能为它让道啊。1300自我感觉时序控制的好，应该没问题。$ c3 ^: M2 B( j) q9 Y: q! i
作者: kevin_hm    时间: 2016-8-24 21:49
学习，支持下
作者: 嗜血霓裳    时间: 2016-9-9 18:13
正反贴不好吗……8 Z0 D( a7 P8 M: Q# B" U: u# G
拉出去的好远……
作者: fengyu6117    时间: 2017-3-27 10:39
1.CLK和地址线：(address/command/control midrange + 250) ±47 就是CLK要比地址控制命令的中间数值多250mil.CLK的等长正负47mil.
+ \$ d4 `( F! e2.CLK到DQS长度：-879-10600
6 M& m" \9 R) ~# G/ `所以长度还是有要求的，不能比DQS多太多，也最好不要比DQS短。CLK最长多少还没看要要求，不清楚有没有
作者: fengyu6117    时间: 2017-3-27 11:27
1.address/command/control:x1/x2/x3/x4/x5/x6/x7/x8/x9(includes package routing P0)! i6 C; U, E: b6 h8 V2 V
                                          6.15/6.9/7.65/8.4/9.15/9.9/10.65/11.4/12.15 inches
0 N: u, z1 ]6 N; a6 G! `8 o2 N2.Data Signals P0+L0+L1+L2：7.0 inches
3 K- W) Y0 A% M3 R



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