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标题: 请问DDR2时钟、地址和DQS线长度的相互关系 [打印本页]
作者: hispeed    时间: 2008-1-7 17:00
标题: 请问DDR2时钟、地址和DQS线长度的相互关系
请问DDR2时钟、地址和DQS线长度的相互关系，先谢了
作者: stanelor    时间: 2008-1-9 19:35
关注，我也正接触这个
作者: Athlon    时间: 2008-1-10 08:37
CLK\DQS要严格等长，地址线组内等长，CLK的差分线最好控制在5mil以内。
作者: butterfl6    时间: 2008-1-10 13:20
LAYOUT 设计规则里面有，厂商会提供的。
作者: butterfl6    时间: 2008-1-10 13:21
不同的机种有不同的要求的，相互之间都有联系
作者: wljboy    时间: 2008-1-10 13:31
仿真一下吧
作者: sleepyingcat    时间: 2008-1-10 16:26
这个要说起来不是一言两语能说明白的。
/ R, l+ q4 B* w' B3 O1 ]& o要想找到这些信号之间的关系，首先要先明白工作方式，是同步模式，源同步模式还是其他的模式。
: F% i8 j$ ~2 d" a* p. q, F, y整明白工作方式了以后再来计算时序，通过计算可以得到信号的飞行时间，再将飞行时间根据不同的走线层换算成走线的长度。
! K% R' n( @5 ?2 E8 l不能简单的套用，结合的仿真软件看一下信号的波形也是很必要的。
作者: yangcanhui07    时间: 2008-1-13 23:03
目前也在做这方面的东东,我的理解,(从DDR开始)DQS是由CLK得到的,落后CLK0.75~1.25个周期,所以DQS和CLK等长最好,相差不多也不要紧.但DQS和地址是没有关系的,DQS是用来锁存DQ,而地址线,控制线仍然是参考的CLK.如果非要说有什么关系,那也是都是相对于CLK来说的
作者: kurbylee    时间: 2008-1-14 12:41
原帖由 yangcanhui07 于 2008-1-13 23:03 发表 " h  i/ I( H9 }# V
目前也在做这方面的东东,我的理解,(从DDR开始)DQS是由CLK得到的,落后CLK0.75~1.25个周期,所以DQS和CLK等长最好,相差不多也不要紧.但DQS和地址是没有关系的,DQS是用来锁存DQ,而地址线,控制线仍然是参考的CLK.如果非要 ...

# D+ u* y8 P* R; t% n+ W: B9 Q6 r( V1 F" ]! t4 q: W
看来还是理解原理最重要啊
作者: sleepyingcat    时间: 2008-1-14 13:30
很多的设计不一样，参考的数据也都是不同的，有一些DDR的发送数据和接受数据采用的时钟是不一样的，例如：发送是以时钟为参考的，接受确实以反馈时钟做为参考。$ _# o0 n2 B! s  a; p
做DDR设计首先搞清楚工作方式，千万不可套用。0 L9 v3 T9 U- ?& _
最好自己搞清楚自己设计的工作方式，做过很多的相关方面的设计，知道任何一个接受或者发送的芯片改变，整个的仿真工作都是要从新开始的，而且如果芯片更新换代，仿真也需要更新的。
# w% c) J( \& P4 o3 I# v很忌讳套用的，哎，感觉大家说仿真的东西为什么这么轻易的出结论呢，结论是在特定的环境下才正确的。
作者: hispeed    时间: 2008-1-14 14:08
原帖由 sleepyingcat 于 2008-1-14 13:30 发表 ' Q" A2 b* `( G, W. U8 H& g3 P
很多的设计不一样，参考的数据也都是不同的，有一些DDR的发送数据和接受数据采用的时钟是不一样的，例如：发送是以时钟为参考的，接受确实以反馈时钟做为参考。
+ p9 s' E( P& f4 c$ g做DDR设计首先搞清楚工作方式，千万不可套用。5 n3 B1 Y# g. T, z  j2 \  G
最好 ...

  N) O3 D1 ?0 R8 _" d# L& {7 z) B5 {: |
听君一席话，胜读十年书
作者: wycam    时间: 2008-1-15 16:32
楼上的高手们，能不能指教如何分析ddr的工作方式啊！我正在做这方面的工作，谢谢各位了……
作者: forevercgh    时间: 2008-1-18 08:10
原帖由 sleepyingcat 于 2008-1-10 16:26 发表
5 w7 M" X5 Q' {% X: h. Q: l  m- b这个要说起来不是一言两语能说明白的。' S# r  i5 r5 m1 f* i0 L
要想找到这些信号之间的关系，首先要先明白工作方式，是同步模式，源同步模式还是其他的模式。
& Y4 m/ Q1 q0 u5 h& z整明白工作方式了以后再来计算时序，通过计算可以得到信号的飞行时间，再将飞 ...

: X2 h0 E+ |0 ]( P4 J, f( {" T
5 P0 {2 E) m, f  m$ [) F9 ?2 L! P- Y赞同！！！
作者: violet_vvv    时间: 2008-1-22 11:39
简单的说就是CMD参考到每一片memory chip的CLK，而DQS则是参考到这个CLK，最后是每一小组的8根数据线还有dqm线参考到DQS
作者: hispeed    时间: 2008-1-22 13:47
OK，这里面学问真是不少，非常感谢各位，现在layout已经完成，等产品出来，一定重谢各位。
作者: amao    时间: 2008-3-18 22:11
想超频就使它们等长（有效窗口变大），一般就不用太注意（50mil-100mil）都可以。可以通过环回时钟调试。
作者: mzsuper    时间: 2008-3-21 21:40
如果你没有用专用chip补偿的话,我觉得你还是看每个chip guideline，amd和intel就不一样，因为amd集成的内存控制器，而intel则在北桥里，! V* s2 t/ P$ }% [2 K- H
intel也因为平台不同，package length和算法不同
作者: szkalwa    时间: 2008-3-22 00:21
谢谢各位高手￣￣，目前也在做ddr案子。。。
作者: may    时间: 2008-3-23 19:47
去啃DESIGN GUIDE去
作者: 1_home    时间: 2010-1-27 15:43
讲的太好了，十分感慨
作者: jang2lin    时间: 2011-7-28 17:22
有谁有DESIGN GUIDE吗？上传一份看下吧  谢谢！
作者: wjzter    时间: 2011-7-28 17:43
DQS参考CLK，CLK一般为差分，DQ 8位一组参考对应DQS，DQS组内等长比较宽，其他没啥，之间误差按速率可以自己算的
  N( @/ |# u8 b& t. V9 x' f地址要求一般会高点，全部等长，挂的ddr多了，还要仿真下拓扑，常见的两片一般T型，另外什么cke之类的也要加进去，实在不懂参考ddr的手册，上面都会写很清楚的
作者: cccccc32    时间: 2011-8-26 16:09
wjzter 发表于 2011-7-28 17:43 # I2 v& {' ^# t  g0 O$ n5 _
DQS参考CLK，CLK一般为差分，DQ 8位一组参考对应DQS，DQS组内等长比较宽，其他没啥，之间误差按速率可以自己 ...
9 z: t+ \, t1 ?: p" D# K
到处都能看到牛人留下的痕迹，这里牛人更多！！！！！！
作者: ai小叶    时间: 2012-4-17 14:05
牛人很多啊！受益匪浅
作者: babadashagua    时间: 2012-4-17 16:12
只能飘过
作者: yejialu    时间: 2012-4-27 17:56
布线考量时序和SI方面就可以了。
作者: lililu    时间: 2012-7-25 17:59
有哪位高手画过DDR3的PCB，指教一下，



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