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标题: 没有错误，为什么还是不能生成网表？ [打印本页]
作者: adrianfeng    时间: 2008-10-17 11:24
标题: 没有错误，为什么还是不能生成网表？
我的设计已经没有错误，session log也没有报错，但是就是把生成网表的过程给终止掉了，太诡异了
# M5 q1 Z: Y; i3 V9 ]' d+ O2 G" H# H+ q
1 ~  m- C& L- t& A% @) }3 w; x/ q
********************************************************************************, K; `0 Q& i  E# Q) l' G# \8 f) n8 H
** Netlisting the design 1 r) _/ @# o0 C' q9 G3 `+ D( x8 \
********************************************************************************
( N7 b/ Y0 n5 h4 n1 B' fDesign Name:. m: g, Q+ y/ _7 g/ N1 Q$ L- L0 c
E:\cadence\RF7021\rf7021.dsn
! \" `$ ]6 e$ M3 A; zNetlist Directory:
7 i! ~$ e: r# @; k% E4 Y. EE:\CADENCE\RF7021
3 Z! c; y+ t1 W1 b4 ~Configuration File:
0 X* f* E+ N" a( a1 BC:\Cadence\PSD_15.1\tools\capture\allegro.cfg
* o3 n0 F3 B1 c
0 g+ q# e. l  t: BSpawning... "C:\Cadence\PSD_15.1\tools\capture\pstswp.exe" -pst -d "E:\cadence\RF7021\rf7021.dsn" -n "E:\CADENCE\RF7021" -c "C:\Cadence\PSD_15.1\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"
- ]7 h; p5 h! l  e0 l0 q" B#1 Aborting Netlisting... Please correct the above errors and retry.' f4 W& P- S" R/ }- X

5 v, [2 z5 r; d- ~& J. jExiting... "C:\Cadence\PSD_15.1\tools\capture\pstswp.exe" -pst -d "E:\cadence\RF7021\rf7021.dsn" -n "E:\CADENCE\RF7021" -c "C:\Cadence\PSD_15.1\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"
7 ?6 ^, B/ w* m) S$ ~% }4 a& l: J0 X% l% `7 b
*** Done ***
" O( B+ a$ p. |
/ k$ U$ n2 u. n/ ^
8 s$ C% s0 i, U- |: Q* j7 M没有错误为什么还要终止啊，哪位牛人指点一下，help
作者: numbdemon    时间: 2008-10-21 13:25
最好提供原理图，不然分析比较困难
作者: dsj20021    时间: 2008-10-21 13:31
元件没加封装，加上封装还不行的话，新建一个DESIGN，将所有图拷贝到新建DESIGN下生成NETLIST



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