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标题: tDQSS和tDQSCK区别是什么？ [打印本页]
作者: kobeismygod    时间: 2016-3-8 17:55
标题: tDQSS和tDQSCK区别是什么？
有谁知道tDQSS和tDQSCK两个参数的区别是什么？看时序图感觉差不多啊
作者: 超級狗    时间: 2016-3-9 16:26
本帖最后由 超級狗 于 2016-3-9 23:28 编辑 2 p) D: s% T$ B* h" p5 M
) U* u% u9 Q" ~7 c# K) S
t[sub]DQSS[/sub]
# ?0 }( w6 g, K% t) z7 UDQS, DQS# rising edge to CK, CK# rising edge
7 ?+ j4 C2 L, h& }/ m+ j2 f" o7 ?: Y1 h6 Q" i  V! Z
t[sub]DQSCK[/sub]
3 q5 c- R: Z. w/ @DQS, DQS# rising edge output access time from rising CK, CK#
& N* _% b6 ]; c9 e9 O  k  F! |: H$ n6 Q( H6 q) I1 n. b  i. N) p
Data Strobe (DQS and DQS#)
5 ^7 V  N) _+ j% q6 ~9 JOutput with read data, input with write data. Edge-aligned with read data, centered in write data. DDR3 SDRAM supports differential data strobe only and does not support single-ended.! |- N6 j' X* Z3 s, e
/ H# Y1 u' W" _" }( Z* e
這是洋文兒，挺不好懂滴，尤其是對我這個「菜英文」。
2 U: v8 ~+ J$ R9 \+ C  j
. e+ }7 K$ O1 L2 x0 M
, A/ |1 I! E% Z" B& O4 G
作者: kobeismygod    时间: 2016-3-9 18:30
本帖最后由 超級狗 于 2016-3-9 23:51 编辑
9 q  f2 a! i8 i# M% A1 V, I
超級狗 发表于 2016-3-9 16:26; M! [' G& w/ r$ k8 v+ k- h7 }7 X/ O" A
tDQSS9 k# f1 K+ L: ]3 y* ?: K
DQS, DQS# rising edge to CK, CK# rising edge
: Q* {# c5 [$ |
謝大神赐教。% r; x' q, [; X. Y
作者: 超級狗    时间: 2016-3-9 21:17
本帖最后由 超級狗 于 2016-3-9 23:51 编辑
9 s5 e5 g8 J- J
kobeismygod 发表于 2016-3-9 18:30
9 T7 ?9 ?$ i3 s; p9 _& q7 L" }謝大神赐教。
+ D# }# J; n1 Z. A
這樣你就懂了？
; B6 s9 V" U0 a- ^
! O3 Q9 R# K/ j7 Y, [7 A2 N% x4 y9 n) {, v& Z4 D' \
作者: kobeismygod    时间: 2016-3-10 09:32
是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程中分别由controller和memory分别发出的，所以需要两个时序参数对它和CLK的关系进行约束？我没理解错吧
作者: kobeismygod    时间: 2016-3-10 13:38
kobeismygod 发表于 2016-3-10 09:32% g$ k; j6 @4 S, X" \
是不是说TDQSS是write时候DQS和CLK的时序要求，TDQSCK是read的时候DQS和CLK的时序要求，因为DQS在读写过程 ...
7 s/ X) q* O  [$ a8 t# D) m
呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。* L  F$ X2 o+ \# x0 T
作者: kobeismygod    时间: 2016-3-10 18:05
kobeismygod 发表于 2016-3-10 13:38
! t# e2 r% P# n& |& N' G呵呵，这只能算是你们知识海洋中的沧海一粟，危机意识太重了。
3 f% x& ?) Z' u9 b7 J% y, i' R6 L3 I
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点2 g% L' w4 F. ]
作者: 超級狗    时间: 2016-3-10 23:39
本帖最后由 超級狗 于 2016-3-10 23:46 编辑
0 J9 \7 u+ ~* b5 \7 M; y
kobeismygod 发表于 2016-3-10 18:05: I" f' {" @8 V% K4 d# S
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

; [8 C- s8 p( J5 J! t$ U我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。& v% h( b' ]) r  T6 e$ a

& |3 L7 N- A/ r, x! A! o- \! m一樣是從我貼的那幾句洋文兒做思考，然後我也給一個提示。
; }' s) R* z* m2 F+ K& X; K& ~) o6 O# A3 a$ l' T$ f
提示︰一個訊號從自己芯片產生發送出來，和從別人芯片發送過來，會有什麼差別？
# V  P. y$ X, h3 w5 T9 |& ^/ m$ q% k" I

7 X" t. E. E6 L9 C; {+ n1 O, l* i
作者: kobeismygod    时间: 2016-3-11 10:05
超級狗 发表于 2016-3-10 23:39
& d& Y8 e+ ?( l9 g, c3 y我不是做 DRAM 芯片設計的，但有一個合理的推測，大哥這麼聰明也可以再想一下。/ }1 B! M2 q4 |- k9 a+ j# e; s

' H) }+ H3 P+ B' h一樣是從我貼的那幾句 ...

: E1 @% J3 z0 `) |2 d: q$ r2 Y0 n难道是写的时候controller发出CLK和DQS之间的相位是可以自己控制的，而读的时候memory不能控制DQS与CLK的相位，所以只能用延时来约束？小弟实在愚钝，还请大神明示。
作者: jj9981    时间: 2016-3-12 14:00
都是大神
作者: Head4psi    时间: 2016-4-1 06:52
kobeismygod 发表于 2016-3-10 18:05' k. p7 Z0 |4 j
正好还有一处不明白，我看到TDQSS的范围是+/-0.25 Tck，而TDQSCK的范围是+/-xxx ps,这是为何？请大神指点 ...

9 Q6 I" W7 x  @8 L( t$ [0 u* ^不常在這個版塊，既然看到了，就說明一下。/ x+ b7 I+ t. L7 j3 K

  i' W  S0 ?  [& m- O9 b9 W/ E$ N對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過來，當 DQ 的 Strobe，但對整個 Bus 而言，兩者都是對齊 CK 在運作，理想而言是希望 DQS 與 CK 的升沿是對齊的，但是這牽涉到 Write Leveling 的一些限制 (說明很複雜) ，所以 DQS 與 CK 可能不是對齊的，而 tDQSS 就是限制這個 "不對齊" 的容許最大最小值。由於顆粒有不同速度，而這個規格是 Clock base 的，所以它就以 +/- 0.xx CK 來規範。
5 v6 t- f$ K! e5 f% @1 A
: F; O$ u, D/ m) q. U. w) e5 S而 tDQSCK 是讀的規格，讀時因為 DQS 是 SDRAM 控制輸出的，  tDQSCK 也是在限制說明 DQS 與 CK 的對齊狀況。此時 CK 還是 Controller 控制的，所以這個規格是在限制SDRAM 顆粒收到 CK 後送出 DQS 及 DQ 的時間差，這是 DRAM 顆粒內部的準備時間，所以可以用絕對時間表明。
. A5 V% }1 m' W: u2 J# f- T" E8 x, ^3 G1 X* k/ B
作者: kobeismygod    时间: 2016-4-1 13:50
Head4psi 发表于 2016-4-1 06:52! l: Q) P8 w' H
不常在這個版塊，既然看到了，就說明一下。
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  P  @/ y$ [" Y* w* Y1 }4 e對 SDRAM 顆粒而言，在寫資料時 DQS 是由 Controller 送過 ...
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谢回复，
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