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标题: 以太网接口问题求助 [打印本页]
作者: liuxiang5119    时间: 2015-9-23 15:55
标题: 以太网接口问题求助
问题描述如下：
1 l/ s6 x2 p3 L8 L4 y5 ?& [项目是分两个部分，一个核心板，一个接口板。问题就是我那个网口芯片（AR8031）在那块板上合适，分别会有什么问题，网络后期会用到千兆，所以对这个比较在意。, B& |* j9 e$ Q- |
1、ar8031 在核心板上，然后引出的4组差分线通过FPC接插件接到 接口板 上，然后在接到 网口变压器上；
( Y1 G1 L0 k* M6 T3 g- Y% g2、核心板直接引出 网络接口线  通过FPC接插件到 接口板上，然后到AR8031,之后到接口板的网络变压器上。. Y% u& ^2 n% o) ?% D$ |

  c5 \* L% w$ Y4 B* w* a' `+ u 这两个方案有什么大的问题没有，另外哪种比较合理，希望大伙讨论下，最好说明理由& z' {- R3 M( \7 U# e6 a
作者: fallen    时间: 2015-9-23 16:07
显然是2，没啥好说的。
作者: 菩提老树    时间: 2015-9-23 16:16
版主已经说了是2，这就是2啦；至于理由的话，很显然PHY尽量离CONN近一点比较好
作者: liuxiang5119    时间: 2015-9-23 16:37
fallen 发表于 2015-9-23 16:07
5 Z+ Q6 e9 Z( N3 e显然是2，没啥好说的。
! q% k! x) j9 }+ y
额   好直接    不过可以给稍微解释下么     
0 `# j; P# `3 k* l$ G% h7 X4 x1 I% r2 ~现在是用的第一种方案，我想给改第二种，涉及到结构什么的变动，所以必须要有一个确定的解释，解释这样的好处以及原先方案的问题。3 p5 Y" v- f  s1 |
; A8 q. y# s- @4 H0 k1 S, H1 L/ {
作者: liuxiang5119    时间: 2015-9-23 16:38
liuxiang5119 发表于 2015-9-23 16:37$ ^8 U( M, w% O( c4 n6 s% r& u
额   好直接    不过可以给稍微解释下么     ' @9 [5 W/ o! e
现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...

2 @% ]7 f0 u$ \0 q1 i2 T因为现在公司自己测试只有百兆的网络，所以测试不会有什么问题，关键后期实际现场用是千兆，担心会有其他问题出现
+ A+ S& P, @, v7 C9 E
作者: fallen    时间: 2015-9-23 17:16
liuxiang5119 发表于 2015-9-23 16:37
  H+ c6 S/ v# Q8 a; N) q- j额   好直接    不过可以给稍微解释下么     
  U/ z" t+ R  k1 ^' g' K' a3 U现在是用的第一种方案，我想给改第二种，涉及到结构什么的 ...
& W3 s6 @9 H  ]/ L+ F* X
模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。
4 X& [, {; _1 Q9 G# C你要把网络的弄的太长了或者转接几次是不好的选择。
! P0 z" _& m' H4 u' U2 \
作者: liuxiang5119    时间: 2015-9-23 17:27
fallen 发表于 2015-9-23 17:16) @/ G8 L7 C) l) Y8 L
模块独立，而且你的RMII或者MII或者其他的总线等可以走的比较长一点。+ E/ [" R0 a; f% X" ?
你要把网络的弄的太长了或者转接 ...

5 a& I8 x. U  ]" H7 S7 U这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可能会到30mm，这样的长度对RMIL来说影响不会太大么   而且这些线发送和接收组内最好是等长吧    他这个频率最大125M  那么这个传输线必然会对其他信号有干扰吧   所以这个传输线我最好得加个屏蔽什么的
( a$ C5 n- y  m3 t
% N4 o$ U' x" r4 D! X7 k
作者: fallen    时间: 2015-9-23 17:35
liuxiang5119 发表于 2015-9-23 17:27
3 A5 N" ~" E9 ]0 o% f, G这样的话我RMIL走线大概会在600mil左右，也就是15个mm，然后FPC接插件线长会在10mm，这样下来总的长度可 ...
5 [% X) |8 w2 ]3 I( J2 k9 z
RMII，百兆，CLK应该是在50MHZ1 m8 P- q1 ?, P6 {- B) h1 v
如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
% o7 d2 H* U/ a1 @0 R0 o+ q0 T
作者: liuxiang5119    时间: 2015-9-23 17:38
fallen 发表于 2015-9-23 17:35
4 L7 a8 `" \9 G( i0 r8 QRMII，百兆，CLK应该是在50MHZ
  G9 b& O& |2 ]如果你确定是30mm，那么就不用管，真的很短。按照一般原则，包地就行。
, H7 ~/ S6 \" o, e
这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M  ! H1 ?, i; E2 `/ m) j

$ H" r: _! a  W/ A) A  j
作者: fallen    时间: 2015-9-23 17:58
liuxiang5119 发表于 2015-9-23 17:38
% f) e0 S+ }% [3 y这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
- O! O/ S" d! r0 C
没事，放心大胆的弄。SDRAM的CLK   166M的都是随便画，当然这跟芯片的时序也有关系。你只要按照一般原则处理好了，是没有问题的。: n* G; c7 G. R  h
作者: pex857617729    时间: 2015-9-23 19:41
有条件的话，可以做下网口一致性测试，看看。
作者: kevin890505    时间: 2015-9-23 22:49
liuxiang5119 发表于 2015-9-23 17:38
6 t0 L+ q4 n# @- p, U0 e& X% y这个芯片是千兆的，做这些主要就是为了千兆那个考虑，所以CLK是125M
7 {+ _- E' n4 M8 E$ D' v+ l
原因版主说了。
$ P7 c" J6 C: z8 W( f2 z9 G( A/ a信号方面，实际弄过RGMII,SSSMII,MII走个30cm刚刚的，QSGMII都有30cm左右，这些虽然不一样，但以此类推，只要线长误差不太大，你那随便整了，不过还是可以整个组内等长，和其他信号拉开到5W间距足矣，多层板子就走到内层去，稍微注意下，相出问题都难。" N  f% G- s4 u! ?/ u
作者: 天天在线    时间: 2015-9-24 08:17
学习的漂过
作者: zlpkcnm    时间: 2015-9-24 16:12
第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大
/ S# X, Y% j7 a, ?
作者: liuxiang5119    时间: 2015-9-25 08:55
zlpkcnm 发表于 2015-9-24 16:12
' ?. G. o+ Y* v; q' q7 ^" ^第二种~~~~第一种你会知道什么叫住丢包严重，你会知道很失败~~~而且第一种很可能对EMC影响大

5 y: I6 {" C4 S5 ]7 t$ s3 Q  V  o  N按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制7 i( f% @) O6 [
第二种上边都是高速的收发线   引线必然会当天线使 而且结构上这些个接线是从DDR上方过去的   1 e- b- T" r2 w' K( R0 j
当然可能我的理解有误  2 \* o5 s. }& }2 u. z
一开始使用第一种主要就是想差分对的EMC好控制   没想和网口变压器距离远近到底什么情况这个问题
# L* Z9 u$ G. D/ Y& g/ [1 Z) ^) L# m* ]* i
作者: zlpkcnm    时间: 2015-9-25 09:34
liuxiang5119 发表于 2015-9-25 08:55+ z+ u4 \. U7 u3 p8 i. q( p2 l
按照我的理解  第一种差分线对EMC影响应该最小  而且应该会好控制, h5 n  Y  Z% G" m6 Q
第二种上边都是高速的收发线   引线必 ...
& r2 N' w! i/ ~! V1 j' t
差分高速信号走内层，EMC很好控制；如果走表层好像有问题
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) O7 A5 {* T1 x' @5 c
我个人认为差分线平面，差分线外的磁场比较弱，因为两条线电平相反，但是两条线之间的磁场是增强了的。所以我认为差分线之间垂直于PCB板的磁场很强，两条线产生的叠加了。那么差分线过度（太长）放在PCB表层会引起EMC问题。这是我个人理解。) P5 H9 [5 _' e; e- j9 S
作者: liuxiang5119    时间: 2015-9-25 13:31
zlpkcnm 发表于 2015-9-25 09:34
# ]" |% L( W4 t- C& K: |差分高速信号走内层，EMC很好控制；如果走表层好像有问题

' e# x; m; P+ V) X理解这个现象   但是实际应用是差分线在PCB上走线大概在2cm左右，然后经过接插件到接口板上，而且接插件上的接线是可以做屏蔽处理的，总比十几根高速线引出去好吧（个人感觉），5 n8 j* d. u; j' c0 o
但是现在好多事说第2种好点，这样网口变压器离PHY芯片近点。但是接插件引出线大概在20根左右 （加地线），接插件压力好大感觉
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作者: liuxiang5119    时间: 2015-9-25 13:32
liuxiang5119 发表于 2015-9-25 13:314 T- _& `! @  w& g- f5 }8 \
理解这个现象   但是实际应用是差分线在PCB上走线大概在2cm左右，然后经过接插件到接口板上，而且接插件 ...

4 T$ y( y. O4 H1 t2 s
  F5 I3 a$ L; `3 I
作者: zlpkcnm    时间: 2015-9-28 08:48
liuxiang5119 发表于 2015-9-25 13:32

2 f7 ~4 m9 E3 _. _# T单从网络的布局看，那么肯定是第二种好~~~但是从整个设备或者系统的话就需要去衡量了~~~' U5 J6 ~5 U3 o9 A
- H8 V8 _) K: W- ?$ {
首先如果楼主选择第一种方案，那么楼主需要考虑到网络的性能，要尽量缩短PHY与网络变压器的距离，以及所使用的连接器，线缆是否满足要求。
3 e! K/ R3 ]9 [  a
- a) q9 \+ \& t. I' }: L另外对于内存影响，那就尽量避开吧。可以采用屏蔽手段什么的。1 f# g3 u2 K/ j+ j& E" j: W% ?
9 A5 O: {( |. U3 v  ]' Q) N0 g6 k; n6 p
整个系统还是需要楼主好好做一个方案评估，以及EMC评估。EMC如果过不来那是致命伤~>_<!!!* o: U4 E0 b. V& U# r
作者: myeda_365    时间: 2015-9-28 20:09
总的感觉，RMII或者MII线长点比PHY到变压器的模拟线长好点。楼上各位高手已经分析得差不多啊，学习。
作者: xd365    时间: 2015-10-17 16:25
没这样弄过
作者: IterSu    时间: 2015-10-19 16:29
        第二种方法好。第一种方案，UDP不能走长线，一般都要求不超过2cm！而第二种方案的MII走线就可以较长。
作者: raytingg    时间: 2015-11-15 01:11
ATERHOS的嗎?我沒記錯，這一個EMI很強，建議選一，LOM的MDI DIFF應該沒哪麼差，我記得INTEL LOM的MDI 長度，好像也不短，INTEL BROADCOM 有建議，CHIPSET遠離TR，你可參考看看。



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