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标题: DDR3等长问题 [打印本页]

作者: jielei 时间: 2015-9-16 15:44
标题: DDR3等长问题
比如主控芯片厂家给的layout guide里面写着，“地址组——相对于CK信号等长，误差范围为≤500mil”
有两个问题：1 误差范围只的是正负500，还是正250负250。
2 地址线相对于CK做等长，每一根相对CK都分别在500mil内，但是地址控制线组里面最长根最短的误差大于500mil可以吗？

作者: 天天在线 时间: 2015-9-16 15:44

比如主控芯片厂家给的layout guide里面写着，“地址组——相对于CK信号等长，误差范围为≤500mil”
有两个问题：1 误差范围只的是正负500，还是正250负250。
2 地址线相对于CK做等长，每一根相对CK都分别在500mil内，但是地址控制线组里面最长根最短的误差大于500mil可以吗？
按芯片的要求是将时钟线做为参照线，每组地址线与CK长或是短不超过500即可，那就是+/-500，这也直接解释了你的第二个问题是可以的。但在实际设计中，我一般做的都是控制在200mil以内，并且总终保证的是CK比所有的地址线都长，即:地址线<ck<地址线+200mil。这个只是个人的设计方法，仅供参考

作者: 菩提老树 时间: 2015-9-16 16:07
1 与clk信号+/-500mil；2 可以

作者: kevin890505 时间: 2015-9-16 16:08
本帖最后由 kevin890505 于 2015-9-16 16:12 编辑

1，我觉得是正负500，这个也没意义，一般建议你做500 实际我起码都做100/200 ；2，我约束的时候是用0：500这个格式，所以如果所有的都和CK相差500以内，不可能出现互相差距大于500的情况，除非你是-500：+500范围。

作者: streetflower 时间: 2015-9-16 17:31
1. +/-500mil
2.可以

作者: cvntao 时间: 2015-9-18 08:44
layout guide 里边写的一般都是理论值，实际中都会把规则设计得严格一些

作者: Allene 时间: 2015-9-23 14:20
有条件设计更严格点会更好

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